JPS6054521A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6054521A JPS6054521A JP58162832A JP16283283A JPS6054521A JP S6054521 A JPS6054521 A JP S6054521A JP 58162832 A JP58162832 A JP 58162832A JP 16283283 A JP16283283 A JP 16283283A JP S6054521 A JPS6054521 A JP S6054521A
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- Japan
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- logic
- gate
- input
- intersection
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、任意の論理機能を実現するために、必要に
応じて内部の論理回路を自由に組換えることができる半
導体装置に関するものである。
応じて内部の論理回路を自由に組換えることができる半
導体装置に関するものである。
一般に、ＬＳＩは果状規模が大きく、内蔵する論理回路
の量も多いため、その機能も特定される傾向にあシ、ま
た開発にも多大の時間と費用を必要とする。従って、必
要に応じて自由に設計される、いわゆるランダム・ロジ
ックはＬＳＩになじみにくく、このような論理回路は依
然として小規模な標準論理装置、即ちＳＳＩまたはＭＳ
Ｉを多数組合せて実現されておシ、実装密度を向上させ
るための障害となっていた。
の量も多いため、その機能も特定される傾向にあシ、ま
た開発にも多大の時間と費用を必要とする。従って、必
要に応じて自由に設計される、いわゆるランダム・ロジ
ックはＬＳＩになじみにくく、このような論理回路は依
然として小規模な標準論理装置、即ちＳＳＩまたはＭＳ
Ｉを多数組合せて実現されておシ、実装密度を向上させ
るための障害となっていた。
従来、このようなＬＳＩとＳＳＩ・またはＭＳＩのギャ
ップを埋めるものとして、ＦＲＯＭ （プログラマブル
・リードｅオンリ・メモリ）またはＰＬＡ（フログラマ
プル・ロジック・了レイ）等のフユーズ型論理装置が用
いられていた。これらは論理装置の製造後、使用者の要
求する論理機能に応じ、論理装置に内蔵されたフユーズ
のうち、特定のもののみを外部から溶断し、目的の論理
回路を得るものである（この作業は一般的にカスタマイ
ズといわれている）。
ップを埋めるものとして、ＦＲＯＭ （プログラマブル
・リードｅオンリ・メモリ）またはＰＬＡ（フログラマ
プル・ロジック・了レイ）等のフユーズ型論理装置が用
いられていた。これらは論理装置の製造後、使用者の要
求する論理機能に応じ、論理装置に内蔵されたフユーズ
のうち、特定のもののみを外部から溶断し、目的の論理
回路を得るものである（この作業は一般的にカスタマイ
ズといわれている）。
第１図に最も基本的なＰＬＡのブロック結線図を示す。
図において、１１．Ｉ２は入力信号、０１゜０２は出力
信号、１ａ、１ｂは入力バッファ、２ａ−２ｄはＡＮＤ
ゲート、６ａ 、３ｂはＯＲゲートである。４ａ〜４ｈ
で示す各交点はＡＮＤゲート用フエフユーズ論理ａ〜５
ｈで示す各交点はＯＲゲート用フユーズ論理を表わして
おシ、詳細はそれぞれ第２図及び第３図に示しである。
信号、１ａ、１ｂは入力バッファ、２ａ−２ｄはＡＮＤ
ゲート、６ａ 、３ｂはＯＲゲートである。４ａ〜４ｈ
で示す各交点はＡＮＤゲート用フエフユーズ論理ａ〜５
ｈで示す各交点はＯＲゲート用フユーズ論理を表わして
おシ、詳細はそれぞれ第２図及び第３図に示しである。
第２図（４）において、６ａ１６ｂはダイオード、７ａ
はフユーズを示し、７ｂは溶断されたフユーズを示して
いる。第２図（４）のフユーズ７ａのように溶断されて
いないフユーズから構成されている交点は、第２図（Ｂ
”ｌの交点４ａのように丸印をつけて表わすことにする
。これに対し、第２図（４）のフユーズ７ｂのように、
溶断されているフユーズから構成されている交点は第２
図（Ｂ）の交点４ｂのように無印で表すことにする。従
って、第１図の交点４＆〜４ｈは、すべてフユーズが溶
断されていない状態を表わしている。
はフユーズを示し、７ｂは溶断されたフユーズを示して
いる。第２図（４）のフユーズ７ａのように溶断されて
いないフユーズから構成されている交点は、第２図（Ｂ
”ｌの交点４ａのように丸印をつけて表わすことにする
。これに対し、第２図（４）のフユーズ７ｂのように、
溶断されているフユーズから構成されている交点は第２
図（Ｂ）の交点４ｂのように無印で表すことにする。従
って、第１図の交点４＆〜４ｈは、すべてフユーズが溶
断されていない状態を表わしている。
上記と略々同様に、第６図囚において、８ａ＋８ｂはト
ランジスタ、９ａは溶断されていないフユーズ、９ｂは
溶断されているフユーズを示している。Ｖｃｃは電源電
圧である。第３図■のフユーズ９ａのように、溶断され
てい力いフユーズから構成されている交点は、第３図（
Ｂ）の交点５ａのように四角印をつけて表わすことにす
る。これに対して、第６図（４）のフユーズ９ｂのよう
に溶断されているフユーズから構成されている交点は、
第３図（１３）の交点５ｂのように無印で表すことにす
る。
ランジスタ、９ａは溶断されていないフユーズ、９ｂは
溶断されているフユーズを示している。Ｖｃｃは電源電
圧である。第３図■のフユーズ９ａのように、溶断され
てい力いフユーズから構成されている交点は、第３図（
Ｂ）の交点５ａのように四角印をつけて表わすことにす
る。これに対して、第６図（４）のフユーズ９ｂのよう
に溶断されているフユーズから構成されている交点は、
第３図（１３）の交点５ｂのように無印で表すことにす
る。
従って、第１図の交点５８〜５ｈは、スヘテフユーズが
溶断されていない状態を表わしている。
溶断されていない状態を表わしている。
次に、とのＰＬＡを用いて、要求される論理回路を実現
する場合について説明する。製造直後のＰＬＡは第１図
に示すように、すべてのフユーズが溶断されていない状
態にある。ＰＬＡの使用者は、これらのフユーズのうち
、特定のものだけを特別な外部インタフェースを通じて
溶断する。この結果、例えば第４図（４）に示すように
交点４ａ。
する場合について説明する。製造直後のＰＬＡは第１図
に示すように、すべてのフユーズが溶断されていない状
態にある。ＰＬＡの使用者は、これらのフユーズのうち
、特定のものだけを特別な外部インタフェースを通じて
溶断する。この結果、例えば第４図（４）に示すように
交点４ａ。
４ｃ、４ｅ 、４ｈ、５ａ’、５ｇ、５ｈを除く他のす
べての交点のフユーズが溶断される。フユーズが溶断さ
れている交点では、直交する２本の信号線の間に接続関
係がなくなるため、第４図（４）のＰＬＡは第４図（Ｂ
）に示す論理回路と等価になる。
べての交点のフユーズが溶断される。フユーズが溶断さ
れている交点では、直交する２本の信号線の間に接続関
係がなくなるため、第４図（４）のＰＬＡは第４図（Ｂ
）に示す論理回路と等価になる。
ここでフユーズを溶断する交点を変更すれば、他の論理
回路も実現できる。
回路も実現できる。
従来の上記したフユーズ型論理装置では、ＡＮＤゲート
、ＯＲゲート等の論理素子間の接続関係をフユーズの有
無によって規定しているので、希望する論理回路を実現
するには、先ずカスタマイズ作業が必要となる。そのた
めには、論理装置内部のフユーズを溶断する専用の書込
装置が必要であわ、フユーズ型論理装置の使用者は、と
の書込装置を購入するかまたはフユーズ型論理装置の製
造者にカスタマイズを依頼するか、しなければならず、
いずれの場合でも、余分な費用及び時間がかかるという
欠点があった。また、一旦カスタマイズしてしまえば、
論理の変更が不可能であるという欠点もあった。
、ＯＲゲート等の論理素子間の接続関係をフユーズの有
無によって規定しているので、希望する論理回路を実現
するには、先ずカスタマイズ作業が必要となる。そのた
めには、論理装置内部のフユーズを溶断する専用の書込
装置が必要であわ、フユーズ型論理装置の使用者は、と
の書込装置を購入するかまたはフユーズ型論理装置の製
造者にカスタマイズを依頼するか、しなければならず、
いずれの場合でも、余分な費用及び時間がかかるという
欠点があった。また、一旦カスタマイズしてしまえば、
論理の変更が不可能であるという欠点もあった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、論理素子間の接続関係をフユーズ
の有無によって規定する代りに、半導体装置に内蔵され
た記憶素子の記憶内容によって規定するものであシ、従
来この種の装置に必要とされていたカスタマイズ作業が
不要となシ、かつ記憶素子の記憶内容を外部から書換え
るととによシ、論理を容易に変更することができる半導
体装置を提供するものである。
めになされたもので、論理素子間の接続関係をフユーズ
の有無によって規定する代りに、半導体装置に内蔵され
た記憶素子の記憶内容によって規定するものであシ、従
来この種の装置に必要とされていたカスタマイズ作業が
不要となシ、かつ記憶素子の記憶内容を外部から書換え
るととによシ、論理を容易に変更することができる半導
体装置を提供するものである。
以下、この発明の一実施例を第５図乃至第７図について
説明する。これらの図において、第１図乃至第４図と同
一符号は同一または相当部分を示す。第５図（４）にお
いて、１０ａ、１０ｂはＯＲゲート、１１ａ、１１ｂは
接続関係を記憶するフリップΦフロップである。このフ
リップ・フロップ１１ａの出力は論理″０”であシ、こ
のとき、ＯＲゲート１０ａと７リツプ自フロツプ１１ａ
によシ構成される交点は第５図（Ｂ）の交点４ａのよう
に丸印をつけて表すことにする。この第５図（Ｂ）の交
点４ａでは第２図（Ｂ）で説明した交点４ａと同様に、
入力バッファ１ａの出力と、ＡＮＤ２ａの入力との接続
関係が成立している。
説明する。これらの図において、第１図乃至第４図と同
一符号は同一または相当部分を示す。第５図（４）にお
いて、１０ａ、１０ｂはＯＲゲート、１１ａ、１１ｂは
接続関係を記憶するフリップΦフロップである。このフ
リップ・フロップ１１ａの出力は論理″０”であシ、こ
のとき、ＯＲゲート１０ａと７リツプ自フロツプ１１ａ
によシ構成される交点は第５図（Ｂ）の交点４ａのよう
に丸印をつけて表すことにする。この第５図（Ｂ）の交
点４ａでは第２図（Ｂ）で説明した交点４ａと同様に、
入力バッファ１ａの出力と、ＡＮＤ２ａの入力との接続
関係が成立している。
一方、フリップ・フロップ１１ｂの出力は論理“１″で
あシ、このとき、ＯＲゲート１０ｂとフリップ・フロッ
プ１１ｂにより構成される交点は、第５図（Ｂ）の交点
４ｂのように無印で表すことにする。この場合には、入
力バッファ１ｂの出力とＡＮＤゲー）２ａの入力との接
続関係が成立していない。
あシ、このとき、ＯＲゲート１０ｂとフリップ・フロッ
プ１１ｂにより構成される交点は、第５図（Ｂ）の交点
４ｂのように無印で表すことにする。この場合には、入
力バッファ１ｂの出力とＡＮＤゲー）２ａの入力との接
続関係が成立していない。
上記と略々同様に、第６図（４）において、１２ａ。
１２ｂはＡＮＤゲート、１３ａ、１３ｂけ接続関係を記
憶するフリップ−フロップである。このフリップ・フロ
ップ１３ａの出力は論理゛１″であシ、これに対応する
第６図（Ｂ）の交点５ａを四角臼で表すことにする。こ
のとき、ＡＮＤゲート２ａの出力と、ＯＲゲー）３ａの
入力との接続関係が成立している。
憶するフリップ−フロップである。このフリップ・フロ
ップ１３ａの出力は論理゛１″であシ、これに対応する
第６図（Ｂ）の交点５ａを四角臼で表すことにする。こ
のとき、ＡＮＤゲート２ａの出力と、ＯＲゲー）３ａの
入力との接続関係が成立している。
これに対し、フリップ・フロップ１３ｂの出方は論理加
”であり、これに対応する第６図（Ｂ）の交点５ｂを無
印で表すことにする。このとき、ＡＮＤゲー）２ｂの出
力とＯＲゲー）３ａの入力との接続関係は成立していな
い。
”であり、これに対応する第６図（Ｂ）の交点５ｂを無
印で表すことにする。このとき、ＡＮＤゲー）２ｂの出
力とＯＲゲー）３ａの入力との接続関係は成立していな
い。
次に、上記第５図及び第６図の回路を用いて、実際に任
意の論理回路を実現したものを第７図に示す。第７図で
は各交点の接続関係を記憶するスリップ・フロップのみ
を抜出して一つのシフ）−レジスタ１４にまとめている
。このシフト。レジスタ１４の各ビットの出力は、番号
の対応する交点へ接続されておシ、それぞれ第５図（４
）または第６図（４）で示す回路を構成している。
意の論理回路を実現したものを第７図に示す。第７図で
は各交点の接続関係を記憶するスリップ・フロップのみ
を抜出して一つのシフ）−レジスタ１４にまとめている
。このシフト。レジスタ１４の各ビットの出力は、番号
の対応する交点へ接続されておシ、それぞれ第５図（４
）または第６図（４）で示す回路を構成している。
このシフト・レジスタ１４に対し、シフト入力端子１５
とシフト・クロック端子１６を用いて、第７図に示すよ
うなビット・パターンを入力すると、４ａ〜４ｈの各交
点では、論理゛Ｏ＃を出力しているビットに対応する交
点のみ接続関係を生じ、５８〜５ｈの各交点では、論理
”１″を出力しているビットに対応する交点にのみ接続
関係を生ずる。
とシフト・クロック端子１６を用いて、第７図に示すよ
うなビット・パターンを入力すると、４ａ〜４ｈの各交
点では、論理゛Ｏ＃を出力しているビットに対応する交
点のみ接続関係を生じ、５８〜５ｈの各交点では、論理
”１″を出力しているビットに対応する交点にのみ接続
関係を生ずる。
従って、第７図のビット・パターンの場合は、第４図（
Ｂ）の論理回路と等価になる。
Ｂ）の論理回路と等価になる。
シフト・レジスタ１４に入力するビット・パターンを変
えれば、他の論理回路を実現することができる。また、
シフト出力端子１７は、シフト・レジスタ１４に書込ん
だ内容を読出す場合に使用する。
えれば、他の論理回路を実現することができる。また、
シフト出力端子１７は、シフト・レジスタ１４に書込ん
だ内容を読出す場合に使用する。
尚、上記実施例では、論理素子として、ＡＮＤゲートと
ＯＲゲートのみを用いた、最も単純な組合せ回路を示し
たが、ゲート数またはゲートの種類を更に増せば、一層
複雑な組合せ回路を実現することができ、またフリップ
・フロップ等の記憶素子を論理回路の一部として接続で
きるようにしておけば、順序回路を実現することができ
る。
ＯＲゲートのみを用いた、最も単純な組合せ回路を示し
たが、ゲート数またはゲートの種類を更に増せば、一層
複雑な組合せ回路を実現することができ、またフリップ
・フロップ等の記憶素子を論理回路の一部として接続で
きるようにしておけば、順序回路を実現することができ
る。
〔発明の効果〕
この発明は、ＡＮＤゲートまたはＯＲゲート等の複数の
論理素子と、これらの論理素子間の接続関係を規定する
フリップ・フロップまたはシフト・レジスタ等の記憶素
子とを備え、これらの記憶素子の内容を外部から書換え
るようにしたから、従来のフユーズを用いたもののよう
に該フユーズを溶断′するカスタマイズ作業が不要とな
シ、短期間でしかも安価に要求される論理回路を実現す
るととができ、しかもこれらの記憶素子の記憶内容を変
更するだけで容易に論理を変更できる゛ので、少い品種
で多数の複雑な論理回路を実現できる。また、論理に変
更が生じた場合でも、容易に対処することができる。
論理素子と、これらの論理素子間の接続関係を規定する
フリップ・フロップまたはシフト・レジスタ等の記憶素
子とを備え、これらの記憶素子の内容を外部から書換え
るようにしたから、従来のフユーズを用いたもののよう
に該フユーズを溶断′するカスタマイズ作業が不要とな
シ、短期間でしかも安価に要求される論理回路を実現す
るととができ、しかもこれらの記憶素子の記憶内容を変
更するだけで容易に論理を変更できる゛ので、少い品種
で多数の複雑な論理回路を実現できる。また、論理に変
更が生じた場合でも、容易に対処することができる。
更に、この発明の半導体装置では、接続関係を記憶する
記憶素子の動的な電気特性は、接続情報を書込むときの
みにしか問題とならず、従ってこの半導体装置で実現し
た論理回路の時間遅れは内部の論理素子の遅れ時間のみ
となり、ＳＳＩまたはＭＳＩを用いた場合と略々間等の
応答速度を得ることができる。
記憶素子の動的な電気特性は、接続情報を書込むときの
みにしか問題とならず、従ってこの半導体装置で実現し
た論理回路の時間遅れは内部の論理素子の遅れ時間のみ
となり、ＳＳＩまたはＭＳＩを用いた場合と略々間等の
応答速度を得ることができる。
第１図乃至第４図は従来例を示すものであυ、第１図は
フユーズ型論理装置のブロック結線図、第２図及び第６
図はフユーズ論理の詳細を示すブロック結線図、第４図
は第２図及び第６図のフユーズ論理を用いた論理装置の
ブロック結線図、第５図乃至第７図はこの発明の一実施
例を示すものであシ、第５図及び第６図は半導体装置の
論理素子接続回路のブロック結線図、第７図は第５図及
び第６図の接続回路によシ実現した論理回路のブロック
結線図である。 ２ａ、２ｂ、２ｅ、２ｄ：ＡＮＤゲート、３ａ。 ３ｂ：ＯＲゲート、１１ａ、１１ｂ、１３ａ。 １３ｂ：フリップ・フロップ、１４：シフト・レジスタ
。 なお各図中同一符号は同一または相当部分を示すものと
する。 代理人大岩増雄 第１図 第２図 （Ａ） （Ｂ） 第３図 （Ａ） （８） 第４図 （Ａ） （Ｂ）。 第５図 （Ａ） （Ｂ） 第６図 （Ａ） （Ｂ）
フユーズ型論理装置のブロック結線図、第２図及び第６
図はフユーズ論理の詳細を示すブロック結線図、第４図
は第２図及び第６図のフユーズ論理を用いた論理装置の
ブロック結線図、第５図乃至第７図はこの発明の一実施
例を示すものであシ、第５図及び第６図は半導体装置の
論理素子接続回路のブロック結線図、第７図は第５図及
び第６図の接続回路によシ実現した論理回路のブロック
結線図である。 ２ａ、２ｂ、２ｅ、２ｄ：ＡＮＤゲート、３ａ。 ３ｂ：ＯＲゲート、１１ａ、１１ｂ、１３ａ。 １３ｂ：フリップ・フロップ、１４：シフト・レジスタ
。 なお各図中同一符号は同一または相当部分を示すものと
する。 代理人大岩増雄 第１図 第２図 （Ａ） （Ｂ） 第３図 （Ａ） （８） 第４図 （Ａ） （Ｂ）。 第５図 （Ａ） （Ｂ） 第６図 （Ａ） （Ｂ）
Claims (1)
- 複数の論理素子と、これらの論理素子間の接続関係を規
定する記憶素子とを備え、これらの記憶素子の内容を外
部から書換えるようにしたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162832A JPS6054521A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162832A JPS6054521A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054521A true JPS6054521A (ja) | 1985-03-29 |
Family
ID=15762087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162832A Pending JPS6054521A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240621A (ja) * | 1987-03-28 | 1988-10-06 | Nec Corp | ダイナミツク・プログラマブル・ロジツク装置 |
-
1983
- 1983-09-05 JP JP58162832A patent/JPS6054521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240621A (ja) * | 1987-03-28 | 1988-10-06 | Nec Corp | ダイナミツク・プログラマブル・ロジツク装置 |
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