JP3760505B2 - Ram制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、RAM(Random access Memory)制御回路に係り、より詳細には、DRAM(Dynamic RAM )等のRAMへ入力されるアドレス制御信号、書き込み制御信号等を制御する回路に関する。
【0002】
【従来の技術】
従来から、16ビットのデータバスを有するDRAMが知られている。この種のDRAMでは、16ビットのデータバスを上位8ビット(1バイト)と下位8ビットに分けて別個のタイミングでデータの書き込みを行うことが可能である。
【0003】
このようなDRAMは、その書き込みにおける制御方式として、いわゆる2カス(CAS)制御方式と、2ライト(Write)制御方式の2種類が汎用されている。2種類のDRAMのピン配置を図3(A)及び図3(B)に示す。図3(A)は、2カス方式のDRAMのピン配置を示す。通常、DRAMで必要とする制御信号としては、ラス(RAS:Row Address Strobe)信号、カス(CAS:Column Address Strobe )信号、ライトイネーブル信号(WE)、出力イネーブル信号(OE)などがあるが、図3(A)から分かるように、この2カス制御方式のDRAMは、上位バイト用のカス信号(UCAS)と下位バイト用のカス信号(LCAS)の2つのカス信号により制御を行う。即ち、上位バイト用のカス信号は上位8ビットについてのみ有効であり、下位バイト用のカス信号は下位8ビットについてのみ有効である。従って、上位8ビットのアクセスを行う場合には上位バイト用のカス信号をローとし、下位8ビットへのアクセスを行う場合には下位バイト用のカス信号をローとする。なお、16ビット全てのデータバスにアクセスする場合には、上位バイト用のカス信号と下位バイト用のカス信号の両方をローにする。
【0004】
図3(B)に、2ライト方式のDRAMのピン配置を示す。同図から分かるように、このタイプのDRAMでは、カス信号は一つであり、その代わりにライトイネーブル信号が、上位バイト用のライトイネーブル信号(HWE)と下位バイト用のライトイネーブル信号(LWE)とに分けられている。上位バイト用のライトイネーブル信号は、上位8ビットについてのみ有効であり、下位バイト用のライトイネーブル信号は、下位8ビットについてのみ有効である。従って、上位8ビットのアクセスを行う場合には上位バイト用のライトイネーブル信号をローとし、下位8ビットのアクセスを行う場合には下位バイト用のライトイネーブル信号をローとする。なお、16ビット全てのデータバスにアクセスする場合には、上位バイト用のライトイネーブル信号と下位バイト用のライトイネーブル信号の両方をローにする。
【0005】
【発明が解決しようとする課題】
DRAMを利用した回路の設計上、上記2種類のDRAMのいずれをどこに配置するかは設計者が決定することであるが、いずれを使用するかによって入力すべき制御信号が異なってくる。即ち、図3(A)及び(B)を対比すると分かるように、2カス方式のDRAMと2ライト方式のDRAMは12、13番ピン及び28、29番ピンの入力信号が異なる。従って、いずれを使用するかに応じて異なる回路基板を使用しなければならず、同一の基板を共用することはできない。例えば、ある回路の設計を一部変更し、その結果逆の方式のDRAMを使用する必要が生じた場合には、変更の無い他の部分を含めてその回路基板全体を新たに製作しなければならず、時間的にもコスト的にも効率が良くない。
【0006】
本発明は、以上の点に鑑みてなされたものであり、2カス方式又は2ライト方式の両方式のDRAMに対して、同一の基板を使用することを可能にするDRAM制御回路を提供することを課題とする。
【0007】
【課題を解決するための手段】
上記の課題を解決するため、請求項1記載の発明は、各々が複数ビットのデータ線を含む複数の記憶ブロックを有するRAMの制御回路において、各々が前記記憶ブロックに対応する複数の部分アドレス制御信号を入力され、前記複数の記憶ブロック全てに対応する共通アドレス制御信号を生成する第1の信号生成回路と、各々が前記記憶ブロックに対応する複数の部分書き込み制御信号を入力され、前記複数の記憶ブロック全てに対応する共通書き込み制御信号を生成する第2の信号生成回路と、前記RAMの制御方式に対応する識別信号を入力され、ある識別信号に対応して前記複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力して前記RAMに供給し、他の識別信号に対応して前記共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力して前記RAMに供給する出力回路と、を有するように構成する。
【0008】
上記のように構成されたRAM制御回路によれば、第1の信号生成回路は複数の記憶ブロック全てに対応する共通アドレス制御信号を生成し、第2の信号生成回路は複数の記憶ブロック全てに対応する共通書き込み制御信号を生成する。そして、出力回路は、複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力してRAMに供給するか、又は、共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力してRAMに供給する。従って、アドレス制御信号により複数の記憶ブロックを個別的に制御する方式のRAMと、書き込み制御信号により複数の記憶ブロックを個別的に制御する方式のRAMの両方に対して同一の回路基板を使用して回路を組むことが可能となる。
【0009】
【0010】
【0011】
また、請求項2記載の発明は、請求項1に記載のRAM制御回路において、前記出力回路は複数のマルチプレクサを有し、前記識別信号は前記マルチプレクサの選択信号として入力されるように構成する。
【0012】
上記のように構成されたRAM制御回路によれば、複数のマルチプレクサが識別信号を利用してアドレス制御信号及び書き込み制御信号の出力を行うので、RAM制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【0013】
また、請求項3記載の発明は、請求項1又は2に記載のRAM制御回路において、前記第1の信号生成回路及び前記第2の信号生成回路は、OR回路であるように構成する。
【0014】
上記のように構成されたRAM制御回路によれば、第1の信号生成回路及び第2の信号生成回路をOR回路で構成するので、RAM制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施の形態について説明する。
図1に、本発明の実施形態にかかるDRAM制御回路とDRAMとの関係を示す。図示のように、本発明の実施形態にかかるDRAM制御回路(以下、単に「制御回路」という。)は、上位バイト用カス信号UCAS、下位バイト用カス信号LCAS、上位バイト用ライトイネーブル信号UWE及び下位バイト用ライトイネーブル信号LWEが入力され、入力制御信号S12、S13、S28及びS29をDRAM2へ供給する。入力制御信号S12、S13、S28及びS29は、それぞれDRAM2の12番の入力ピン、13番の入力ピン、28番の入力ピン、29番の入力ピンへ入力される。また、DRAM2には、この入力制御信号S12、S13、S28及びS29の他に、ラス信号RAS、アドレス信号A0−A8等が入力されている。また、データの入出力用のデータ線D0−D15が接続されている。
【0016】
図2に、制御回路1の回路構成を示す。図示のように、制御回路1は、4個のマルチプレクサ10−13と、2個のOR回路14及び15とを有する。OR回路14及び15は、ローでアクティブとなるカス信号UCAS及びLCAS、ライトイネーブル信号UWE及びLWEに対して負論理OR回路として機能する。上位バイト用カス信号UCASは、OR回路14の一方の入力端子とマルチプレクサ11のB側入力端子へ入力される。一方、下位バイト用カス信号LCASは、OR回路14の他方の入力端子とマルチプレクサ10のB側入力端子へ入力される。また、OR回路14の出力は、マルチプレクサ10及び11のA側入力端子へ供給される。上位バイト用ライトイネーブル信号HWEは、OR回路15の一方の端子とマルチプレクサ13のA側入力端子へ入力される。下位バイト用ライトイネーブル信号LWEは、OR回路15の他方の入力端子とマルチプレクサ12のA側入力端子へ入力される。また、OR回路15の出力は、マルチプレクサ12及び13のB側入力端子に入力される。
【0017】
さらに、各マルチプレクサ10−13には、選択信号としてRAM識別信号Sd が入力されている。各マルチプレクサ10−13は、選択信号に応じてA側入力信号とB側入力信号のいずれかを選択的に出力する。具体的には、選択信号として入力されるRAM識別信号Sd がロー(即ち、「0」)の場合にはA側入力信号を出力し、RAM識別信号Sd がハイ(即ち、「1」)の場合にはB側入力信号を出力する。各マルチプレクサ10−13から出力される制御信号S29、S28、S12及びS13は、それぞれDRAM2の29番入力ピン、28番入力ピン、12番入力ピン、13番入力ピンへ入力される。また、RAM識別信号Sd は、使用するDRAMが2カス方式であるか、2ライト方式であるかに応じてあらかじめ決められている。具体的なRAM識別信号Sd の入力方法としては、例えば、回路上強制的に電源又は接地レベルに接続しておいてもよい。また、そのDRAMが一部として使用される回路中のある特定のレジスタ内にRAM識別信号Sd として「0」又は「1」のいずれかの値を記憶しておき、これを制御回路1へ入力してもよい。
【0018】
なお、上記説明において、カス信号は請求項記載のアドレス制御信号に相当し、ライトイネーブル信号は書き込み制御信号に相当する。
次に、制御回路1の動作を、それぞれの方式のDRAMを使用する場合毎に分けて説明する。
【0019】
まず、DRAM2として、2カス方式のDRAMを使用した場合について説明する。2カス方式のDRAMのピン配置は図3(A)に示すようになっている。従って、このDRAMを正しく動作させるには、13番ピンにライトイネーブル信号を入力し、28番ピンに上位バイト用カス信号UCASを入力し、29番ピンに下位バイト用カス信号LCASを入力する必要がある。なお、12番ピンは内部的には無接続なので、どのような信号が入力されても問題はない。
【0020】
さて、この場合、RAM識別信号Sd はハイとされ、その結果、各マルチプレクサ10−13は、B側入力信号を出力する。個々に説明すると、マルチプレクサ10は、B側入力端子に入力される下位バイト用カス信号LCASを出力し、DRAM2の29番ピンに供給する。マルチプレクサ11は、B側入力端子に入力される上位バイト用カス信号UCASを出力し、DRAM2の28番ピンに供給する。一方、マルチプレクサ12のB側入力端子には、OR回路15の出力が入力されている。ここで、OR回路15には、上位バイト用ライトイネーブル信号HWEと下位バイト用ライトイネーブル信号LWEが入力されている。従って、OR回路15の出力は、上位バイトと下位バイトの両方に対応するタイミングで有効となるライトイネーブル信号(以下、「共通ライトイネーブル信号」という)であり、これがマルチプレクサ12及び13のB側入力端子に供給される。マルチプレクサ12は、この共通ライトイネーブル信号をDRAM2の12番ピンに入力する。但し、2カス方式DRAMの12番ピンは無接続であるので、特に効果はない。一方、マルチプレクサ13は共通ライトイネーブル信号をDRAM2の13番ピンへ供給する。
【0021】
以上のようにして、2カス方式のDRAM2の12番、13番、28番及び29番ピンには、必要な信号が入力される。従って、アドレス信号、ラス信号等を供給すればDRAM2を正しく動作させることができる。なお、この場合、13番ピンに入力される共通ライトイネーブル信号は、上位バイトと下位バイトの両方のタイミングで有効となるが、カス信号が上位バイト用と下位バイト用に区別して供給されるので、誤ってデータの書き込みが行われることはない。
【0022】
次に、DRAM2として、2ライト方式のDRAMを使用した場合について説明する。2ライト方式のDRAMのピン配置は図3(B)に示すようになっている。従って、このDRAMを正しく動作させるには、12番ピンに下位バイト用ライトイネーブル信号LWEを入力し、13番ピンに上位バイト用ライトイネーブル信号UWEを入力し、28番ピンにカス信号UCASを入力する必要がある。なお、29番ピンは内部的には無接続なので、どのような信号が入力されても問題はない。
【0023】
さて、この場合、RAM識別信号Sd はローとされ、その結果、各マルチプレクサ10−13は、A側入力信号を出力する。個々に説明すると、まず、マルチプレクサ10のA側入力端子には、OR回路14の出力が入力されている。ここで、オア14回路には、上位バイト用カス信号UCASと下位バイト用カス信号LCASが入力されている。従って、OR回路14の出力は、上位バイトと下位バイトの両方に対応するタイミングで有効となるカス信号(以下、「共通カス信号」という)であり、これがマルチプレクサ10及び11のA側入力端子に供給される。マルチプレクサ10は、この共通ライトイネーブル信号をDRAM2の29番ピンに供給する。但し、2ライト方式DRAMの29番ピンは無接続であるので、特に効果はない。一方、マルチプレクサ11は共通カス信号をDRAM2の28番ピンへ供給する。また、マルチプレクサ12は、A側入力端子に入力される下位バイト用ライトイネーブル信号LWEを出力し、DRAM2の12番ピンに供給する。マルチプレクサ13は、A側入力端子に入力される上位バイト用ライトイネーブル信号HWEを出力し、DRAM2の13番ピンに供給する。
【0024】
以上のようにして、2ライト方式のDRAM2の12番、13番、28番及び29番ピンには、必要な信号が入力される。従って、アドレス信号、ラス信号等を供給すればDRAM2を正しく動作させることができる。なお、この場合、28番ピンに入力される共通カス信号は、上位バイトと下位バイトの両方のタイミングで有効となるが、ライトイネーブル信号が上位バイト用と下位バイト用に区別して供給されるので、誤ってデータの書き込みが行われることはない。
【0025】
以上説明したように、本実施形態の制御回路によれば、いずれの方式のDRAMを使用する場合であっても、使用するDRAMの種類(2カス方式であるか、2ライト方式であるか)を指定する信号、即ち、RAM識別信号Sd を供給することによって、DRAMの各制御入力端子に必要な信号を正しく供給することができる。これによって、例えば、下位バイトにデータの書き込みを行う場合には、アドレス信号及びラス信号を供給するとともに、所定のタイミングで下位バイト用カス信号LCAS、下位バイト用ライトイネーブル信号LWEを、それぞれローにする(アクティブにする)ことにより、指定したアドレス部分の下位バイトにデータを書き込むことができる。また、上位バイトにデータの書き込みを行う場合には、アドレス信号及びラス信号を供給するとともに、所定のタイミングで上位バイト用カス信号UCAS、上位バイト用ライトイネーブル信号UWEをそれぞれローにする、(アクティブにする)ことにより、指定したアドレス部分の上位バイトにデータを書き込むことができる。
【0026】
さらに、上位あるいは下位といったバイト単位ではなく、いわゆるワード単位でデータの書き込みを行う場合には、アドレス信号及びラス信号を供給するとともに、所定のタイミングで上位バイト用カス信号UCAS及び下位バイト用カス信号LCASを、それぞれロー(共にアクティブ)にし、上位バイト用ライトイネーブル信号UWE及び下位バイト用ライトイネーブル信号LWEをそれぞれロー(共にアクティブ)にすることにより、指定したアドレス部分の上位及び下位バイトに、ワード単位で同時にデータを書き込むことができる。この結果、いずれの方式のDRAMを使用する場合にも同一の回路基板を共通に使用することができ、新たに回路基板の設計を行う必要がないので、コスト的に有利であると共に、回路設計の自由度が増加する。
【0027】
【発明の効果】
以上説明したように、請求項1記載の発明によれば、出力回路は、 複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力してRAMに供給するか、又は、共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力してRAMに供給する。従って、アドレス制御信号により複数の記憶ブロックを個別的に制御する方式のRAMと、書き込み制御信号により複数の記憶ブロックを個別的に制御する方式のRAMの両方に対して同一の回路基板を使用して回路を組むことが可能となる。
【0028】
【0029】
また、請求項2記載の発明によれば、複数のマルチプレクサが識別信号を利用してアドレス制御信号及び書き込み制御信号の出力を行うので、RAM制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【0030】
また、請求項3記載の発明によれば、第1の信号生成回路及び第2の信号生成回路をOR回路で構成するので、RAM制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【図面の簡単な説明】
【図1】 本発明の実施形態にかかる制御回路とDRAMとの関係を示す図である。
【図2】 図1に示す制御回路の回路構成を示す図である。
【図3】 2カス方式及び2ライト方式のDRAMのピン配置を示す図である。
【符号の説明】
1…DRAM制御回路
2…DRAM
10、11、12、13…マルチプレクサ
14、15…OR回路
Claims (3)
- 各々が複数ビットのデータ線を含む複数の記憶ブロックを有するRAMの制御回路において、
各々が前記記憶ブロックに対応する複数の部分アドレス制御信号を入力され、前記複数の記憶ブロック全てに対応する共通アドレス制御信号を生成する第1の信号生成回路と、
各々が前記記憶ブロックに対応する複数の部分書き込み制御信号を入力され、前記複数の記憶ブロック全てに対応する共通書き込み制御信号を生成する第2の信号生成回路と、
前記RAMの制御方式に対応する識別信号を入力され、ある識別信号に対応して前記複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力して前記RAMに供給し、他の識別信号に対応して前記共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力して前記RAMに供給する出力回路と、
を有することを特徴とするRAM制御回路。 - 前記出力回路は、複数のマルチプレクサを有し、前記識別信号は前記マルチプレクサの選択信号として入力されることを特徴とする請求項1に記載のRAM制御回路。
- 前記第1の信号生成回路及び前記第2の信号生成回路は、OR回路であることを特徴とする請求項1又は2に記載のRAM制御回路。
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