JPS5935918Y2 - 電源供給制御装置 - Google Patents

Description

【考案の詳細な説明】 この考案は、例えば電子レジスタの電源側の接続部と、
メモリカセット側の接続部とを互いに接合し、この各接
合部に設けられた電源接続端子を介して電源からメモリ
に対して電源電圧を供給する際、この電源電圧供給の制
御を行なう電源供給制御装置に関する。

一般に、ＲＡＭを備えたメモリカセットが電子レジスタ
などに挿着されて使用されている間、前記ＲＡＭには電
子レジスタに備えられた電源から電源電圧が供給されて
いる。

ところで、メモリカセットを電子レジスタ（こ挿着した
り、あるいは取り外す際に、メモリカセットおよび電子
レジスタの各接合部に設けられた電源接続端子が急激に
ショートされたり、あるいは分離されたりするから、前
記電源接続端子ｌこ、チャタリングあるいは過渡現象に
よるノイズが発生する。

そして、このノイズがＲＡＭに与えられ、ＲＡＭに記憶
された内容が破壊されてしまう虞れがある。

しかしながら、前記メモリカセットは電子レジスタに着
脱して頻繁くこ使用されるものであるから着脱する前に
必ず電子レジスタの電源をオフする操作をしばしば行う
ことは煩わしく、そのうえ、ときには前記操作を忘れて
しまうことがある。

このため、ＲＡＭの記憶内容が破壊されてしまう問題が
生じている。

この考案は前記事情に基づいてなされたものでその目的
とするところは、メモリカセット側の接合部と電源側の
接合部とが確実ないし安定して接合されたことを確認し
て確認信号を出力する確認信号発生回路と、前記確認信
号が与えられている間だけ、前記メモリに電源電圧を供
給するスイッチング回路を具備することにより、前記電
源をオンした状態において、前記両液合部を互いに接合
、あるいは離脱しても前記メモリの記憶内容が破壊され
ることのない電源供給制御装置を提供することである。

以下、この考案の一実施例につき、第１図ないし第３図
に基づいて説明する。

この実施例は、電源供給制御装置を電子レジスタとメモ
リカセットに適用した場合を示している。

第１図はメモリカセットの外観図を示したもので、メモ
リカセット本体１の一端側には、メモリカセット側の接
合部として平板状の基板２が突き出されており、この基
板２上に複数の接続端子３が並設されている。

そして、この接続端子３の両側には電源接続端子３ａが
配設され、さら（こ、電源接続端子３ａの両側に検出端
子４が配設されている。

この各検出端子４は、接続端子３および電源接続端子３
ａよりも後方に位置し、各接続端子３，３ａと電源側の
接合部として電子レジスタの雌型接合部に備えられてい
る接続端子（図示せず）同志が確実ないし安定した状態
で接合されたとき、雌型接合部の各検出端子に接合する
ように、各接続端子３，３ａよりもかなり短かい、例え
ば１／３程度の長さに形成されている。

第２図は、電子レジスタ５の雌型接合部ｌこメモリカセ
ットの基板２を挿し込んで、これらを電気的に接続した
状態を示したものである。

そして、図において、これら接続線上に付された丸印は
、各端子同志が接合された時の接点を示し、図中、最上
位、最下位にある接点６，７は検出端子４１こ対応し、
この接点６，７の最内側に位置する接点８．９は各電源
接続端子３ａに対応し、またその他の接点１０，１１，
１２・・・・・・ｎはそれぞれ接続端子３に対応してい
るものである。

しかして、電子レジスタ５側において、ＣＰＵ（中央処
理装置）１３は電源１４からの電源電圧が電源ラインＢ
１を介して印加されることにより駆動される。

また、ＣＰＩＪ１３は読み出し／書き込み信号、アドレ
ス指定信号、データ信号をパスラインＢ２を介して人、
出力装置などを含む周辺装置１５に与え、パスラインＢ
２を介して周辺装置１５との間でデータの授受を行う。

また前記電源１４からの電圧信号は前記接点６に、また
接地信号は前記接点９に与えられる。

そして電子レジスタ５の内部には、第３図を参照して後
で説明するが、確認信号発生回路１６が備えられている
。

この確認信号発生回路１６は、電子レジスタ５の雌型接
合部にメモリカセットの基板２が確実ないし安定した状
態で挿し込まれた時、この状態を確認して確認信号ａを
出力するようになっている。

この確認信号ａは、メモリカセット側に対して電源電圧
の供給を制御するスイッチング手段としてのトランジス
タＴｒのベースに与えられていて、このオン・オフ動作
を制御する。

そして前記電源１４からの電源電圧信号は前記トランジ
スタＴｒを介して前記接点８に与えられている。

また前記確認信号ａはＣＰＵ１３に与えられていると共
に、前記接点１０に与えられている。

そしてＣＰＵ１３は前記確認信号ａに従って読み出し／
書き込み信号、アドレス指定信号、データ信号を、対応
する各接点１１゜１２・・・・・・ｎに与える。

一方、メモリカセット側において、前記接点６からの電
圧信号はカセット本体１の内部を経由して前記接点７に
与えられる。

また前記接点８からの電源電圧信号は順方向のダイオー
ド１７を介してＲＡＭ１８に与えられると共に降圧抵抗
Ｒを介して二次電池１９の正極側に与えられている。

この二次電池１９はＲＡＭ’１８の記憶内容が破壊され
ないようζこ保護するためのものであり、この電池電圧
はＲＡＭ１８に対してバックアップ電圧として印加され
ている。

すなわち、この電池１９の負極側はＲＡＭ１Ｂの他方の
端子Ｇこ、また正極側は前記降圧抵抗Ｒ１こ並列接続さ
れた順方向のダイオード２０を介してＲＡＭ１８の他方
の端子にそれぞれ接続されている。

また前記接点１０から入力される確認信号ａは、スリー
ステートバッファ２１に与えられている。

このバッファ２１は前記確認信号ａが与えられると入力
信号を通すが、与えられていないときはこれを遮断する
役目をなしている。

また、前記接点１１，１２・・・・・・ｎから入力され
るアドレス指定信号、読み出し／書き込み信号、あるい
はデータ信号は、前記バッファ２１を介してＲＡＭＩ
８に与えられる。

また、ＲＡＭ１８からデータが読み出される場合には、
バッファ２１を介してＣＰＵ１３に与えられる。

第３図は、確認信号発生回路１６を詳細に示した回路構
成図であって、前記接点γからの入力信号はｎビット構
成のシフトレジスタ１６ａに与えられていると共に、イ
ンバータ１６ｂを介してシフトレジスタ１６ａのリセッ
ト端子Ｒに与えられている。

前記シフトレジスタ１６ａのビット数は、電子レジスタ
にメモリカセットを着脱する際、過渡現象やチャタリン
グ等Ｉこよるノイズが前記接点７からの入力信号に生じ
た場合において、そのノイズ波形のうち最大パルス幅に
相当する期間にシフトされるビット数よりも多くなるよ
うに構成されている。

このシフトレジスタ１６ａのり田ンク入力端子ＣＫには
、クロック信号φが与えられており、この信号φ（こ従
ってシフトレジスタ１６ａはシフト動作を行なう。

このシフトレジスタ１６ａの出力端子からは、全ビット
についてシフトされた時、前記確認信号ａが出力される
。

次に、前述した電源供給制御装置の動作について説明す
る。

いま、電子レジスタ５に備えられた電源１４がオンされ
た状態において、電子レジスタ５の雌型接合部にメモリ
カセットの基板２を挿し込むと、始めに、接続端子３と
電源接続端子３ａが２／３程度接合され、この後、検出
端子４は対応する雌型接合部の検出端子に接合し始める
。

このとき、接続端子３には、急激にショートされること
による過渡現象、あるいはチャタリングなどによってノ
イズが発生するが、ハイインピーダンスに保たれている
バッファ２１によって遮断されＲＡＭ１８には伝達され
ない。

また、このとき、トランジスタＴｒはオフされているか
ら、電源接続端子３ａには前記ノイズが発生することな
く、したがってＲＡＭ１８の記憶内容が破壊されたりす
ることなく電源接続端子３ａは雌型接合部に挿し込まれ
る。

そして、各接続端子同志が２／３程度ｌこ接合された後
、すなわち、確実ないし安定した状態で接合されてから
、検出端子４は対応する雌型接合部の検出端子に接合さ
れ始める。

すると、電源からの電圧信号は、接点６から入って接点
７に出てゆく経路を介して確認信号発生回路１６に供給
され始める。

この状態から、メモリカセットの基板２を、雌型接合部
の根元まで確実に挿し込む。

この挿し込み動作に伴なって、前記と同様の理由から各
検出端子にノイズが発生し、このノイズが確認信号発生
回路１６に与えられる。

そして、この確認信号発生回路１６は接点７からの電圧
信号がハイレベルのとき、セットされるがロウレベルの
時リセットされるため、ノイズ波形が現われている間は
、このセット、リセットが繰り返えされ、確認信号ａの
出力は得られない。

そして、ノイズ波形がなくなってハイレベルの電圧信号
が一定時間シフトレジスタ１６ａに与えられると、シフ
トレジスタ１６ａはクロック信号φに従って行なわれる
シフト動作により、全ビットがシフトされ、これに伴な
って確認信号ａが出力されるようになる。

この確認信号ａはトランジスタＴｒに与えられ、トラン
ジスタＴｒはオンされ、電源からの電源電圧は、トラン
ジスタＴｒを介して接点８に与えられ、接点８からダイ
オード１７を介してＲＡＭ１８に与えらｍＲＡＭ１８に
電源電圧が印加される。

これと共に、電源電圧は降圧抵抗Ｒを介して二次電池１
９に充電電圧として印加される。

これと同時に、前記確認信号ａはバッファ２１にも与え
られ、各接続端子３、すなわち各接点１１．１２・・・
・・・ｎとＲＡＭ１８との間を接続する。

一方、ＣＰＵ１３は確認信号ａに従って読み出し／書き
込み信号、およびアドレス指定信号が出力され、これら
信号は対応する各接点１１゜１２・・・・・・ｎに与え
ら花 ここからバッファ２１を介してＲＡＭ１８に与え
られる。

これによってＲＡＭ１８とＣＰＵ１３との間ではデータ
の授受が行なわれる。

次に、電源１４をオンした状態ｌこおいて、雌型接合部
から基板２を取り外すには、まず、接続端子３と電源接
続端子３ａが２／３程接合され、確実に接合されている
状態において、検出端子４は対応する雌型接合部から取
り外ずされる。

このとき発生するノイズによって、確認信号発生回路１
６の入力端子に最初のロウレベル信号が与えられると、
確認信号発生回路１６はリセットされ、確認信号ａの出
力は直ちに停止する。

すると、トランジスタＴｒがオフし、電源１４からＲＡ
Ｍ１８、および二次電池１９に与えられていた電源電圧
の供給が停止する。

これと同時に、バッファ２１は、再びハイインピーダン
スに切り替えられ、ＲＡＭ１８と各接続端子３との間が
遮断される。

この状態において、接続端子３と電源接続端子３ａは雌
型接合部から取り外ずされる。

このとき、トランジスタＴｒはオフされると共に、電池
１９からの電源電圧はダイオード１７によって阻止され
ているから、電源接続端子３ａには電圧が印加されてい
ない。

このため、電源接続端子３ａは前記ノイズが発生するこ
となく取り外ずされる。

また、接続端子３に発生するノイズは、バッファ２１に
よって遮断されるからＲＡＭ１８には与えられず、ＲＡ
Ｍ１８の記憶内容は保護されることになる。

このように、電子レジスタ５の電源１４をオンした状態
において、ＲＡＭ１８の記憶内容を破壊することなく、
電子レジスタ５の雌型接合部にメモリカセットの基板２
を着脱することができる。

なお、前記実施例においては２この考案の電源供給制御
装置を電子レジスタ５に適用した場合ｌこついて述べた
が、この考案は前記実施例に限定されることなく、接合
部を介してメモリに電源電圧を供給する機能を備えた電
源供給装置に対して適用することができる。

また、前記実施例においては、確認信号発生回路１６を
電子レジスタ５側ｌこ備えた構成としたが、この考案は
前記実施例に限定されることなく、メモリカセット側に
備えた構成としてもよい。

また、前記実施例においては、トランジスタＴｒを電子
レジスタ５側に備えた構成としたが、この考案は前記実
施例シこ限定されることなく、確認信号発生回路１６を
メモリカセット側に備えると共に、トランジスタＴｒを
メモリカセットの電源接続端子３ａとダイオード１１と
の間に備えた構成としてもよい。

また、前記実施例；こおいては、電源接続のスイッチン
グ手段としてトランジスタＴｒを使用した構成としたが
、この考案は前記実施例に限定されることなく、例えば
アナログスイッチ、リレーなどを使用して構成してもよ
い。

以上説明したように、この考案の電源供給制御装置によ
れば、電子レジスタなどの接合部にメモリカセットの接
合部が確実ないし安定して接合されたことを示す確認信
号を発生させ、この信号を電源ラインのスイッチング回
路Ｏこ与え、電源とメモリ間を接続するようにしたから
、両液合部の接合および取り外しの際に生じるノイズか
らメモリを保護することができる。

したがって、電子レジスタの電源をオンした状態で、メ
モリカセットを電子レジスタに着脱してもメモリの記憶
内容が破壊されることは全くない。

【図面の簡単な説明】

第１図ないし第３図はこの考案の電源供給制御装置の一
実施例を示し、第１図は同例のメモリカセットの外観図
、第２図は同例の電子レジスタにメモリカセットを接続
した状態の回路構成図、第３図は同例の確認信号発生回
路の回路構成図である。 ２・・・・・・接合部、３・・・・・・接続端子、３ａ
・・・・・・電源接続端子、１４・・・・・・電源、１
６・・・・・・確認信号発生回路、１８・・・・・・Ｒ
ＡＭ。

Claims (1)

【実用新案登録請求の範囲】
1. 電源を内蔵し、接続端子を介してデータ処理装置に着脱
   自在に接続されるメモリカセットと、該メモリカセット
   が上記接続端子を介してデータ処理装置に挿着された後
   の所定時間経過後に確認信号を発生し、上記メモリカセ
   ットが脱去された際に直ちに確認信号の発生を停止する
   確認信号発生回路と、上記メモリカセットと上記データ
   処理装置との間の電源ラインに設けられ、上記確認信号
   が出力されている期間は導通状態にされてデータ処理装
   置からの電力を供給するスイッチング回路とより成る電
   源供給制御装置。