JP2001101883A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001101883A JP2001101883A JP27308599A JP27308599A JP2001101883A JP 2001101883 A JP2001101883 A JP 2001101883A JP 27308599 A JP27308599 A JP 27308599A JP 27308599 A JP27308599 A JP 27308599A JP 2001101883 A JP2001101883 A JP 2001101883A
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Abstract
(57)【要約】
【課題】 昇圧回路の供給能力の低下を招くことなく、
テスト時における正確な評価を可能にする半導体装置を
提供する。 【解決手段】 昇圧回路ＢＣの出力端子とテスト用パッ
ドＶＰとの間にエンハンスメント型トランジスタＴｒを
接続し、そのゲートにテスト用パッドＶＰに入力された
プログラム電圧Ｖppより閾値電圧Ｖth分高い電圧をチャ
ージポンプ回路ＣＰを用いて入力する。これにより、テ
スト時において電圧降下を招くことなくプログラム電圧
Ｖppをメモリセルに供給することができる。テスト終了
後はテスト用パッドＶＰと昇圧回路ＢＣとの間を切断
し、切断箇所２においてリーク経路が生じる。しかし、
トランジスタＴｒはゲート電圧がグランドレベルである
ためオフしており、昇圧回路ＢＣとリーク経路とは接続
されない。よって、昇圧回路ＢＣの供給能力の低下が防
止される。
テスト時における正確な評価を可能にする半導体装置を
提供する。 【解決手段】 昇圧回路ＢＣの出力端子とテスト用パッ
ドＶＰとの間にエンハンスメント型トランジスタＴｒを
接続し、そのゲートにテスト用パッドＶＰに入力された
プログラム電圧Ｖppより閾値電圧Ｖth分高い電圧をチャ
ージポンプ回路ＣＰを用いて入力する。これにより、テ
スト時において電圧降下を招くことなくプログラム電圧
Ｖppをメモリセルに供給することができる。テスト終了
後はテスト用パッドＶＰと昇圧回路ＢＣとの間を切断
し、切断箇所２においてリーク経路が生じる。しかし、
トランジスタＴｒはゲート電圧がグランドレベルである
ためオフしており、昇圧回路ＢＣとリーク経路とは接続
されない。よって、昇圧回路ＢＣの供給能力の低下が防
止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わり
に、特に昇圧回路を備える半導体装置に関する。
に、特に昇圧回路を備える半導体装置に関する。
【０００２】
【従来の技術】Ｅ2ＰＲＯＭ等の不揮発性メモリでは、
データの書き込み及び消去を行う際に、例えば２０
（Ｖ）という高いプログラム電圧Ｖppを必要とする。そ
こで、このようなプログラム電圧Ｖppを昇圧回路により
発生し、メモリセルに供給している。
データの書き込み及び消去を行う際に、例えば２０
（Ｖ）という高いプログラム電圧Ｖppを必要とする。そ
こで、このようなプログラム電圧Ｖppを昇圧回路により
発生し、メモリセルに供給している。
【０００３】ところで、昇圧回路にはテスト用に入出力
パッドが接続されている。図２に従来の半導体装置にお
ける昇圧回路ＢＣと、この昇圧回路ＢＣの出力端子に接
続されたテスト用パッドＶＰとを示す。
パッドが接続されている。図２に従来の半導体装置にお
ける昇圧回路ＢＣと、この昇圧回路ＢＣの出力端子に接
続されたテスト用パッドＶＰとを示す。
【０００４】このテスト用パッドＶＰは、昇圧回路ＢＣ
が出力した昇圧電圧を取り出して評価するため、また昇
圧回路ＢＣの出力電圧の替わりに外部からプログラム電
圧Ｖppを供給し、メモリセルに与えて書き込み及び消去
動作をテストするために用いられる。
が出力した昇圧電圧を取り出して評価するため、また昇
圧回路ＢＣの出力電圧の替わりに外部からプログラム電
圧Ｖppを供給し、メモリセルに与えて書き込み及び消去
動作をテストするために用いられる。
【０００５】ところが、半導体装置が製品として出荷さ
れた以降は、ユーザにおいてこのテスト用パッドＶＰが
用いられることはない。また、半導体装置をＩＣカード
として提供しているような場合は、セキュリティの観点
からユーザが本来使用しないパッドは内部回路と接続さ
れているべきでないという要請もある。
れた以降は、ユーザにおいてこのテスト用パッドＶＰが
用いられることはない。また、半導体装置をＩＣカード
として提供しているような場合は、セキュリティの観点
からユーザが本来使用しないパッドは内部回路と接続さ
れているべきでないという要請もある。
【０００６】そこで、テスト用パッドＶＰと昇圧回路Ｂ
Ｃとを接続する配線ＮＤ１１を、切断箇所３において切
断していた。
Ｃとを接続する配線ＮＤ１１を、切断箇所３において切
断していた。
【０００７】
【発明が解決しようとする課題】しかし、配線ＮＤ１１
を切断すると、切断箇所３においてグランドに抵抗ＬＲ
を介して接続された状態となり、昇圧回路ＢＣの出力電
圧がリークすることとなっていた。このため、昇圧回路
ＢＣのプログラム電圧供給能力が低下し、メモリセルの
書き込み及び消去特性を悪化させていた。
を切断すると、切断箇所３においてグランドに抵抗ＬＲ
を介して接続された状態となり、昇圧回路ＢＣの出力電
圧がリークすることとなっていた。このため、昇圧回路
ＢＣのプログラム電圧供給能力が低下し、メモリセルの
書き込み及び消去特性を悪化させていた。
【０００８】また、従来の半導体装置には図３に示され
たような構成を備えるものもあった。昇圧回路ＢＣの出
力端子とテスト用パッドＶＰとの間に、エンハンスメン
ト型トランジスタＴｒ１のソースと、ドレイン及びゲー
トが接続されている。
たような構成を備えるものもあった。昇圧回路ＢＣの出
力端子とテスト用パッドＶＰとの間に、エンハンスメン
ト型トランジスタＴｒ１のソースと、ドレイン及びゲー
トが接続されている。
【０００９】この装置では、出荷前において、トランジ
スタＴｒ１のゲート及びドレインとテスト用パッドＶＰ
との配線Ｄ２１を切断箇所３において切断する。この場
合には、トランジスタＴｒ１のゲート電圧がグランドレ
ベルとなってオフする。よって、昇圧回路ＢＣとリーク
経路との間の電気的な接続が絶たれて、昇圧回路ＢＣの
出力電圧が低下することが防止される。
スタＴｒ１のゲート及びドレインとテスト用パッドＶＰ
との配線Ｄ２１を切断箇所３において切断する。この場
合には、トランジスタＴｒ１のゲート電圧がグランドレ
ベルとなってオフする。よって、昇圧回路ＢＣとリーク
経路との間の電気的な接続が絶たれて、昇圧回路ＢＣの
出力電圧が低下することが防止される。
【００１０】しかし、テスト時においてテスト用パッド
ＶＰからプログラム電圧Ｖppを入力した場合、エンハン
スメント型トランジスタＴｒ１の閾値電圧Ｖth分だけ電
圧が降下する。よって、メモリセルに供給するプログラ
ム電圧がＶpp−Ｖthとなり、メモリセルの書き込み及び
消去特性を正確に評価することができなかった。よっ
て、この構成ではテスト時に正確な評価ができないとい
う問題があった。、また、従来の装置には図４に示され
る構成を備えたものもあった。この構成では、図３に示
された構成におけるエンハンスメント型トランジスタＴ
ｒ１の替わりにデプレッション型トランジスタＴｒ２を
用いている。
ＶＰからプログラム電圧Ｖppを入力した場合、エンハン
スメント型トランジスタＴｒ１の閾値電圧Ｖth分だけ電
圧が降下する。よって、メモリセルに供給するプログラ
ム電圧がＶpp−Ｖthとなり、メモリセルの書き込み及び
消去特性を正確に評価することができなかった。よっ
て、この構成ではテスト時に正確な評価ができないとい
う問題があった。、また、従来の装置には図４に示され
る構成を備えたものもあった。この構成では、図３に示
された構成におけるエンハンスメント型トランジスタＴ
ｒ１の替わりにデプレッション型トランジスタＴｒ２を
用いている。
【００１１】この構成によれば、テスト時においてテス
ト用パッドＶＰからプログラム電圧Ｖppを入力した場
合、閾値電圧Ｖth分電圧降下が生じることがなく、正確
な評価が可能である。しかし、昇圧回路ＢＣとテスト用
パッドＶＰとを接続する配線ＮＤ３１を切断箇所３にお
いて切断した場合、トランジスタＲｒ２はゲートにグラ
ンドレベルが与えられてもオン状態を維持する。よっ
て、昇圧回路ＢＣの出力端子とリーク経路とは接続され
ることとなり、図２に示された回路と同様に昇圧回路Ｂ
Ｃの供給能力の低下を招いていた。
ト用パッドＶＰからプログラム電圧Ｖppを入力した場
合、閾値電圧Ｖth分電圧降下が生じることがなく、正確
な評価が可能である。しかし、昇圧回路ＢＣとテスト用
パッドＶＰとを接続する配線ＮＤ３１を切断箇所３にお
いて切断した場合、トランジスタＲｒ２はゲートにグラ
ンドレベルが与えられてもオン状態を維持する。よっ
て、昇圧回路ＢＣの出力端子とリーク経路とは接続され
ることとなり、図２に示された回路と同様に昇圧回路Ｂ
Ｃの供給能力の低下を招いていた。
【００１２】本発明は上記事情に鑑み、昇圧回路の供給
能力の低下を招くことなくテスト時に正確な評価が可能
である半導体装置を提供することを目的とする。
能力の低下を招くことなくテスト時に正確な評価が可能
である半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
外部から第１の所定電圧を入力されるテスト用パッド
と、与えられた電圧を昇圧して出力端子から出力する昇
圧回路と、前記昇圧回路の前記出力端子と前記テスト用
パッドとの間にソース、ドレインが接続されたエンハン
スメント型トランジスタと、前記テスト用パッドに入力
端子が接続され、前記エンハンスメント型トランジスタ
のゲートに出力端子が接続されており、前記テスト用パ
ッドから入力された前記第１の所定電圧を第２の所定電
圧まで昇圧して前記エンハンスメント型トランジスタの
ゲートに与えるチャージポンプ回路と、前記チャージポ
ンプ回路の入力端子と出力端子との間に接続されたリミ
ッタとを備え、前記リミッタは、前記第１の所定電圧に
前記エンハンスメント型トランジスタの閾値電圧を加算
した値と略同一電圧に前記第２の所定電圧を制限するこ
とを特徴としている。
外部から第１の所定電圧を入力されるテスト用パッド
と、与えられた電圧を昇圧して出力端子から出力する昇
圧回路と、前記昇圧回路の前記出力端子と前記テスト用
パッドとの間にソース、ドレインが接続されたエンハン
スメント型トランジスタと、前記テスト用パッドに入力
端子が接続され、前記エンハンスメント型トランジスタ
のゲートに出力端子が接続されており、前記テスト用パ
ッドから入力された前記第１の所定電圧を第２の所定電
圧まで昇圧して前記エンハンスメント型トランジスタの
ゲートに与えるチャージポンプ回路と、前記チャージポ
ンプ回路の入力端子と出力端子との間に接続されたリミ
ッタとを備え、前記リミッタは、前記第１の所定電圧に
前記エンハンスメント型トランジスタの閾値電圧を加算
した値と略同一電圧に前記第２の所定電圧を制限するこ
とを特徴としている。
【００１４】ここで、前記リミッタは、前記エンハンス
メント型トランジスタと略同一の閾値電圧を有するトラ
ンジスタを含むことが望ましい。
メント型トランジスタと略同一の閾値電圧を有するトラ
ンジスタを含むことが望ましい。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１６】本実施の形態による半導体装置は、図１に
示された構成を備えている。
示された構成を備えている。
【００１７】昇圧回路ＢＣの出力端子とテスト用パッド
ＶＰとの間に、エンハンスメント型トランジスタＴｒの
ソース、ドレインが接続されている。チャージポンプ回
路ＣＰの入力端子がテスト用パッドＶＰに接続され、出
力端子がトランジスタＴｒのゲートに接続されている。
チャージポンプ回路ＣＰの入力端子ＮＤ１と出力端子Ｎ
Ｄ２との間に、エンハンスメント型トランジスタＬＴｒ
のソース、ゲート及びドレインが、リミッタとして接続
されている。チャージポンプ回路ＣＰの制御端子には抵
抗Ｒ１を介して制御パッドＣＰが接続されており、また
チャージポンプ回路ＣＰの制御端子とグランド端子との
間には抵抗Ｒ２が接続されて、プルダウン抵抗を構成し
ている。ここで、トランジスタＴｒとリミッタトランジ
スタＬＴｒとは、略同一の閾値電圧Ｖthを有するものと
する。
ＶＰとの間に、エンハンスメント型トランジスタＴｒの
ソース、ドレインが接続されている。チャージポンプ回
路ＣＰの入力端子がテスト用パッドＶＰに接続され、出
力端子がトランジスタＴｒのゲートに接続されている。
チャージポンプ回路ＣＰの入力端子ＮＤ１と出力端子Ｎ
Ｄ２との間に、エンハンスメント型トランジスタＬＴｒ
のソース、ゲート及びドレインが、リミッタとして接続
されている。チャージポンプ回路ＣＰの制御端子には抵
抗Ｒ１を介して制御パッドＣＰが接続されており、また
チャージポンプ回路ＣＰの制御端子とグランド端子との
間には抵抗Ｒ２が接続されて、プルダウン抵抗を構成し
ている。ここで、トランジスタＴｒとリミッタトランジ
スタＬＴｒとは、略同一の閾値電圧Ｖthを有するものと
する。
【００１８】このように、本実施の形態では、昇圧回路
ＢＣの出力端子とテスト用パッドＶＰとの間をエンハン
スメント型トランジスタＴｒのソース、ドレインを介し
て接続し、さらにそのゲートに、テスト用パッドＶＰか
らの入力電圧Ｖppより閾値電圧Ｖth分だけ高い電圧を印
加するチャージポンプ回路ＣＰを備えている点に特徴が
ある。上記構成を備えた本実施の形態は、以下のように
動作する。
ＢＣの出力端子とテスト用パッドＶＰとの間をエンハン
スメント型トランジスタＴｒのソース、ドレインを介し
て接続し、さらにそのゲートに、テスト用パッドＶＰか
らの入力電圧Ｖppより閾値電圧Ｖth分だけ高い電圧を印
加するチャージポンプ回路ＣＰを備えている点に特徴が
ある。上記構成を備えた本実施の形態は、以下のように
動作する。
【００１９】テスト時において、制御端子ＣＰに制御電
圧が供給され、チャージポンプ回路ＣＰの制御端子に入
力されて動作状態になる。外部からテスト用パッドＶＰ
にプログラム電圧Ｖppが印加され、チャージポンプ回路
ＣＰに入力される。チャージポンプ回路ＣＰはプログラ
ム電圧Ｖppを昇圧した電圧を出力するが、リミッタトラ
ンジスタＬＴｒによりトランジスタＴｒの閾値電圧Ｖth
分だけ高い電圧Ｖpp＋Ｖthに制限される。
圧が供給され、チャージポンプ回路ＣＰの制御端子に入
力されて動作状態になる。外部からテスト用パッドＶＰ
にプログラム電圧Ｖppが印加され、チャージポンプ回路
ＣＰに入力される。チャージポンプ回路ＣＰはプログラ
ム電圧Ｖppを昇圧した電圧を出力するが、リミッタトラ
ンジスタＬＴｒによりトランジスタＴｒの閾値電圧Ｖth
分だけ高い電圧Ｖpp＋Ｖthに制限される。
【００２０】この電圧Ｖpp＋Ｖthは、トランジスタＴｒ
がプログラム電圧Ｖppを入力されて、電圧降下すること
なくこの電圧Ｖppを出力するために必要なゲート電圧に
相当する。よって、外部から入力されたプログラム電圧
Ｖppと同一の電圧がトランジスタＴｒから出力され、メ
モリセルに供給されることになる。これにより、メモリ
セルの書き込み及び消去特性を本来のプログラム電圧Ｖ
ppを与えて正確に評価することができる。
がプログラム電圧Ｖppを入力されて、電圧降下すること
なくこの電圧Ｖppを出力するために必要なゲート電圧に
相当する。よって、外部から入力されたプログラム電圧
Ｖppと同一の電圧がトランジスタＴｒから出力され、メ
モリセルに供給されることになる。これにより、メモリ
セルの書き込み及び消去特性を本来のプログラム電圧Ｖ
ppを与えて正確に評価することができる。
【００２１】テスト終了後は、トランジスタＴｒの一方
の端子とテスト用パッドＶＰとを接続する信号線ＮＤ１
を切断箇所２において切断する。また、制御パッドＣＰ
と抵抗Ｒ１とを接続する信号線も切断箇所１において切
断する。これにより、チャージポンプ回路ＣＰは非動作
状態におかれる。
の端子とテスト用パッドＶＰとを接続する信号線ＮＤ１
を切断箇所２において切断する。また、制御パッドＣＰ
と抵抗Ｒ１とを接続する信号線も切断箇所１において切
断する。これにより、チャージポンプ回路ＣＰは非動作
状態におかれる。
【００２２】信号線ＮＤ１には、抵抗ＬＲを介してグラ
ンド端子に接続されるリーク経路が生じる。しかし、信
号線ＮＤ１と昇圧回路ＢＣの出力端子との間にはエンハ
ンスメント型トランジスタＴｒが接続されており、しか
もそのゲート電圧はグランドレベルにある。よって、ト
ランジスタＴｒは完全にオフ状態にあり、昇圧回路ＢＣ
の出力端子とリーク経路との接続が絶たれる。よって、
昇圧回路ＢＣは供給能力を低下することなく本来のプロ
グラム電圧Ｖppをメモリセルに供給し、正常に動作する
ことができる。
ンド端子に接続されるリーク経路が生じる。しかし、信
号線ＮＤ１と昇圧回路ＢＣの出力端子との間にはエンハ
ンスメント型トランジスタＴｒが接続されており、しか
もそのゲート電圧はグランドレベルにある。よって、ト
ランジスタＴｒは完全にオフ状態にあり、昇圧回路ＢＣ
の出力端子とリーク経路との接続が絶たれる。よって、
昇圧回路ＢＣは供給能力を低下することなく本来のプロ
グラム電圧Ｖppをメモリセルに供給し、正常に動作する
ことができる。
【００２３】上述した実施の形態は本発明を限定するも
のではない。例えば、上記実施の形態では不揮発性メモ
リを例にとり説明したが、昇圧回路及びこの昇圧回路に
接続されたテスト用パッドを含む装置であれば他の装置
にも本発明を適用することができる。
のではない。例えば、上記実施の形態では不揮発性メモ
リを例にとり説明したが、昇圧回路及びこの昇圧回路に
接続されたテスト用パッドを含む装置であれば他の装置
にも本発明を適用することができる。
【００２４】
【発明の効果】以上説明したように本発明の半導体装置
は、昇圧回路の出力端子とテスト用パッドとの間にエン
ハンスメント型トランジスタを接続し、そのゲートにテ
スト用パッドに入力されたプログラム電圧より閾値電圧
分だけ高い電圧をチャージポンプ回路を用いて入力する
ことにより、テスト時において電圧降下を招くことなく
プログラム電圧をメモリセルに供給することが可能であ
る。また、テスト終了後においてテスト用パッドと昇圧
回路との接続を切断した場合、切断箇所においてリーク
経路が生じてもオフ状態にあるエンハンスメント型トラ
ンジスタの存在により昇圧回路ＢＣは供給能力を低下す
ることなくプログラム電圧をメモリセルに供給すること
ができる。
は、昇圧回路の出力端子とテスト用パッドとの間にエン
ハンスメント型トランジスタを接続し、そのゲートにテ
スト用パッドに入力されたプログラム電圧より閾値電圧
分だけ高い電圧をチャージポンプ回路を用いて入力する
ことにより、テスト時において電圧降下を招くことなく
プログラム電圧をメモリセルに供給することが可能であ
る。また、テスト終了後においてテスト用パッドと昇圧
回路との接続を切断した場合、切断箇所においてリーク
経路が生じてもオフ状態にあるエンハンスメント型トラ
ンジスタの存在により昇圧回路ＢＣは供給能力を低下す
ることなくプログラム電圧をメモリセルに供給すること
ができる。
【図１】本発明の一実施の形態による半導体装置の構成
を示した回路図。
を示した回路図。
【図２】従来の半導体装置の構成を示した回路図。
【図３】従来の他の半導体装置の構成を示した回路図。
【図４】従来のさらに他の半導体装置の構成を示した回
路図。
路図。
ＢＣ 昇圧回路 ＣＰ 制御電圧パッド ＶＰ テスト用パッド Ｒ１、Ｒ２ 抵抗 ＣＰ チャージポンプ回路 １、２ 切断箇所 ＬＲ 抵抗 ＮＤ１、ＮＤ２ ノード Ｔｒ エンハンスメント型トランジスタ ＬＴｒ リミッタ用トランジスタ
Claims (2)
- 【請求項１】外部から第１の所定電圧を入力されるテス
ト用パッドと、 与えられた電圧を昇圧して出力端子から出力する昇圧回
路と、 前記昇圧回路の前記出力端子と前記テスト用パッドとの
間にソース、ドレインが接続されたエンハンスメント型
トランジスタと、 前記テスト用パッドに入力端子が接続され、前記エンハ
ンスメント型トランジスタのゲートに出力端子が接続さ
れており、前記テスト用パッドから入力された前記第１
の所定電圧を第２の所定電圧まで昇圧して前記エンハン
スメント型トランジスタのゲートに与えるチャージポン
プ回路と、 前記チャージポンプ回路の入力端子と出力端子との間に
接続されたリミッタとて備え、 前記リミッタは、前記第１の所定電圧に前記エンハンス
メント型トランジスタの閾値電圧を加算した値と略同一
電圧に前記第２の所定電圧を制限することを特徴とする
半導体装置。 - 【請求項２】前記リミッタは、前記エンハンスメント型
トランジスタと略同一の閾値電圧を有するトランジスタ
を含むことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27308599A JP2001101883A (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27308599A JP2001101883A (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101883A true JP2001101883A (ja) | 2001-04-13 |
Family
ID=17522945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27308599A Pending JP2001101883A (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001101883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098681B2 (en) | 2003-07-24 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device, method for testing the same and IC card |
-
1999
- 1999-09-27 JP JP27308599A patent/JP2001101883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098681B2 (en) | 2003-07-24 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device, method for testing the same and IC card |
| US7365555B2 (en) | 2003-07-24 | 2008-04-29 | Kabushiki Kaisha Toshiba | Semiconductor device, method for testing the same and IC card |
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