JPS6118840B2 - - Google Patents
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- Publication number
- JPS6118840B2 JPS6118840B2 JP10937778A JP10937778A JPS6118840B2 JP S6118840 B2 JPS6118840 B2 JP S6118840B2 JP 10937778 A JP10937778 A JP 10937778A JP 10937778 A JP10937778 A JP 10937778A JP S6118840 B2 JPS6118840 B2 JP S6118840B2
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- terminal
- memory cell
- transistor
- nonvolatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Description
【発明の詳細な説明】
本発明は半導体不揮発性メモリ装置に関し、特
に記憶情報の保護を図つた半導体不揮発性メモリ
IC（集積回路）を提案したものである。
に記憶情報の保護を図つた半導体不揮発性メモリ
IC（集積回路）を提案したものである。
電源を遮断しても記憶情報が消滅しない不揮発
性メモリは、初期の読出し専用のメモリから、情
報を電気的に多数回書換え得るメモリへ発展し、
その動作も通常のRWM（Read Write
Memory）に近ずきつつある。ところで不揮発性
メモリの情報書換えが容易になるにつれて、その
一方では保存を要する情報を誤動作による消去か
ら保護する必要性が高まつてきた。これに対処す
るために従来は不揮発性メモリを装着した基板上
に書込信号又は書込用電源を遮断するスイツチを
設け、このスイツチの操作により情報の誤消去を
防止する方法が採られてきた。しかしながらこの
場合はIC自体が保護機能を有しているわけでは
なく、また使用部品点数が増すという難点があ
る。
性メモリは、初期の読出し専用のメモリから、情
報を電気的に多数回書換え得るメモリへ発展し、
その動作も通常のRWM（Read Write
Memory）に近ずきつつある。ところで不揮発性
メモリの情報書換えが容易になるにつれて、その
一方では保存を要する情報を誤動作による消去か
ら保護する必要性が高まつてきた。これに対処す
るために従来は不揮発性メモリを装着した基板上
に書込信号又は書込用電源を遮断するスイツチを
設け、このスイツチの操作により情報の誤消去を
防止する方法が採られてきた。しかしながらこの
場合はIC自体が保護機能を有しているわけでは
なく、また使用部品点数が増すという難点があ
る。
本発明は斯かる事情に鑑みてなされたものであ
つて、記憶情報の誤消去防止機能を内蔵した半導
体不揮発性メモリICを提供することを目的と
し、以下に本発明をその実施例を示す図面に基い
て詳述する。
つて、記憶情報の誤消去防止機能を内蔵した半導
体不揮発性メモリICを提供することを目的と
し、以下に本発明をその実施例を示す図面に基い
て詳述する。
図面は本発明に係るIC化された不揮発性メモ
リ装置の要部を示す略示回路図である。図におい
て１は情報記憶のための不揮発性メモリセルアレ
イ、２はメモリセルアレイの情報を書換えるため
の書込パルスを発生するパルス発生回路である。
パルス発生回路２の端子２ａは禁止信号入力のた
めの端子であつて、この端子２ａが基板電位ＶSS
にある場合はパルス発生回路２での書込パルスの
発生が許容され、逆にこの端子２ａが電源電位Ｖ
DDである場合は書込パルスの発生が禁止される。
Ｑはメモリセルアレイ１とは独立に設けた不揮発
性のメモリトランジスタであつた、２値の情報を
次のような２つの状態の変化で記憶するものであ
る。すなわち、そのソース端子３を接地電位とし
て、そのゲート端子４に所定の臨界電圧以上の電
圧（以下書込電圧という）を加えた後はエンハン
スメントモードのトランジスタとして動作する状
態となり、逆にゲート端子４を接地電位としてソ
ース端子３に所定の臨界電圧以上の電圧（以下消
去電圧という）を加えた後はデプリーシヨンモー
ドのトランジスタとして動作する状態となる。メ
モリトランジスタＱのソース端子３に抵抗R2を
介して連なる端子５には基板電位ＶSSが加えられ
ており、この端子５はまた抵抗R3を介してゲー
ト端子４に連なつている。メモリトランジスタＱ
のドレイン電極は端子２ａに直接接続される一
方、抵抗R1を介して端子６に連なり、この端子
６には電源電位ＶDDが加えられている。
リ装置の要部を示す略示回路図である。図におい
て１は情報記憶のための不揮発性メモリセルアレ
イ、２はメモリセルアレイの情報を書換えるため
の書込パルスを発生するパルス発生回路である。
パルス発生回路２の端子２ａは禁止信号入力のた
めの端子であつて、この端子２ａが基板電位ＶSS
にある場合はパルス発生回路２での書込パルスの
発生が許容され、逆にこの端子２ａが電源電位Ｖ
DDである場合は書込パルスの発生が禁止される。
Ｑはメモリセルアレイ１とは独立に設けた不揮発
性のメモリトランジスタであつた、２値の情報を
次のような２つの状態の変化で記憶するものであ
る。すなわち、そのソース端子３を接地電位とし
て、そのゲート端子４に所定の臨界電圧以上の電
圧（以下書込電圧という）を加えた後はエンハン
スメントモードのトランジスタとして動作する状
態となり、逆にゲート端子４を接地電位としてソ
ース端子３に所定の臨界電圧以上の電圧（以下消
去電圧という）を加えた後はデプリーシヨンモー
ドのトランジスタとして動作する状態となる。メ
モリトランジスタＱのソース端子３に抵抗R2を
介して連なる端子５には基板電位ＶSSが加えられ
ており、この端子５はまた抵抗R3を介してゲー
ト端子４に連なつている。メモリトランジスタＱ
のドレイン電極は端子２ａに直接接続される一
方、抵抗R1を介して端子６に連なり、この端子
６には電源電位ＶDDが加えられている。
抵抗R1は負荷抵抗であつて、この抵抗R1とメ
モリトランジスタＱとで端子２ａを制御するイン
バータを構成している。また抵抗R2及びR3は
夫々接地用及び過電圧保護用の抵抗であり、抵抗
R2の抵抗値はR1に比して十分小さく選定されて
おり、抵抗R1及びメモリトランジスタＱより構
成されるインバータの動作に影響を及ぼさないよ
うにしている。
モリトランジスタＱとで端子２ａを制御するイン
バータを構成している。また抵抗R2及びR3は
夫々接地用及び過電圧保護用の抵抗であり、抵抗
R2の抵抗値はR1に比して十分小さく選定されて
おり、抵抗R1及びメモリトランジスタＱより構
成されるインバータの動作に影響を及ぼさないよ
うにしている。
なお前記ソース端子３及びゲート端子４は、メ
モリセルアレイ１、パルス発生回路２及びメモリ
トランジスタＱ等で構成されるICの入力端子と
して外部から直接制御し得るものである。
モリセルアレイ１、パルス発生回路２及びメモリ
トランジスタＱ等で構成されるICの入力端子と
して外部から直接制御し得るものである。
次に叙上の如く構成された本発明装置の動作に
ついて説明する。まずソース端子３に外部から消
去電圧を印加した場合はメモリトランジスタＱは
デプリーシヨンモードのトランジスタとして動作
することとなるため、消去電圧が消滅して該ソー
ス端子３が基板電位ＶSSとなつてもパルス発生回
路２の端子２ａはほぼ基板電位ＶSSのレベルとな
つてパルス発生回路２の書込パルス発生や許容さ
れる状態となり、メモリセルアレイ１の情報書換
が可能となる。
ついて説明する。まずソース端子３に外部から消
去電圧を印加した場合はメモリトランジスタＱは
デプリーシヨンモードのトランジスタとして動作
することとなるため、消去電圧が消滅して該ソー
ス端子３が基板電位ＶSSとなつてもパルス発生回
路２の端子２ａはほぼ基板電位ＶSSのレベルとな
つてパルス発生回路２の書込パルス発生や許容さ
れる状態となり、メモリセルアレイ１の情報書換
が可能となる。
一方、ゲート端子４に外部から前記書込電圧を
印加した場合はメモリトランジスタＱはエンハン
スメントモードのトランジスタとして動作するこ
ととなるため、書込電圧が消滅した後にはパルス
発生回路２の端子２ａは電源電位ＶDDのレベルと
なり、パルス発生回路２の書込パルス発生が禁止
される状態となり、メモリセルアレイ１の情報書
換が不可能となる。
印加した場合はメモリトランジスタＱはエンハン
スメントモードのトランジスタとして動作するこ
ととなるため、書込電圧が消滅した後にはパルス
発生回路２の端子２ａは電源電位ＶDDのレベルと
なり、パルス発生回路２の書込パルス発生が禁止
される状態となり、メモリセルアレイ１の情報書
換が不可能となる。
そして抵抗R2，R3の値を数ｋΩ〜数10KΩ程度
の値にとる場合は、ソース端子３及びゲート端子
４の入力インピーダンスは十分低くなり、ノイ
ズ、静電気等によつてこれらの端子３，４の電位
が上昇することがなく、人為的な操作以外の原因
でメモリトランジスタＱの２値状態が変化する虞
れがない。
の値にとる場合は、ソース端子３及びゲート端子
４の入力インピーダンスは十分低くなり、ノイ
ズ、静電気等によつてこれらの端子３，４の電位
が上昇することがなく、人為的な操作以外の原因
でメモリトランジスタＱの２値状態が変化する虞
れがない。
なお本発明装置は上記実施例の構成に限るもの
ではなく、要するに情報記憶のための不揮発性メ
モリセルアレイと、該メモリセルアレイの情報書
換のためのパルスを発生するパルス発生回路とを
具備し、前記メモリセルアレイとは独立に外部か
らのそのその動作モードを２通りに変化させ得る
ようにした不揮発性メモリトランジスタを設け、
該メモリトランジスタのとる動作モードの夫々に
対応させて前記パルス発生回路のパルス発生を許
容及び禁止するべくなしたような回路構成とすれ
ばよい、また本発明装置においては外部からの信
号入力のためにソース端子３及びゲート端子４の
２個の端子を特別に必要とするが、これらの端子
３，４の使用頻度は低いので、本願出願人の出願
に係る半導体集積回路（特願昭53−83327号）を
利用することにより、適宜の他の信号力端子と兼
用させ、製造工程の簡単化、ICサイズの小型化
の妨げとならないようにすることが可能である。
ではなく、要するに情報記憶のための不揮発性メ
モリセルアレイと、該メモリセルアレイの情報書
換のためのパルスを発生するパルス発生回路とを
具備し、前記メモリセルアレイとは独立に外部か
らのそのその動作モードを２通りに変化させ得る
ようにした不揮発性メモリトランジスタを設け、
該メモリトランジスタのとる動作モードの夫々に
対応させて前記パルス発生回路のパルス発生を許
容及び禁止するべくなしたような回路構成とすれ
ばよい、また本発明装置においては外部からの信
号入力のためにソース端子３及びゲート端子４の
２個の端子を特別に必要とするが、これらの端子
３，４の使用頻度は低いので、本願出願人の出願
に係る半導体集積回路（特願昭53−83327号）を
利用することにより、適宜の他の信号力端子と兼
用させ、製造工程の簡単化、ICサイズの小型化
の妨げとならないようにすることが可能である。
しかも本発明装置の製造にあたつては従来と同
様の製造プロセスを適用できるという利点があ
る。
様の製造プロセスを適用できるという利点があ
る。
以上詳述したように本発明による場合はIC自
体に記憶情報の保護機能を有せしめ、使用部品点
数の増大を招来することがなく、またノズル等に
よる記憶情報の誤消去を完全に防止し得る信頼性
の高い半導体不揮発性メモリ装置の提供が可能と
なる。
体に記憶情報の保護機能を有せしめ、使用部品点
数の増大を招来することがなく、またノズル等に
よる記憶情報の誤消去を完全に防止し得る信頼性
の高い半導体不揮発性メモリ装置の提供が可能と
なる。
図面は本発明装置の一実施例の要部を略示する
回路図である。 １……不揮発性メモリセルアレイ、２……パル
ス発生回路、３……ソース端子、４……ゲート端
子、Ｑ……不揮発性メモリトランジスタ、R1，
R2，R3……抵抗。
回路図である。 １……不揮発性メモリセルアレイ、２……パル
ス発生回路、３……ソース端子、４……ゲート端
子、Ｑ……不揮発性メモリトランジスタ、R1，
R2，R3……抵抗。
Claims (1)
- １ 情報記憶のための不揮発性メモリセルアレイ
と、該メモリセルアレイの情報書換のためのパル
スを発生するパルス発生回路とを具備する半導体
不揮発性メモリ装置において、前記メモリセルア
レイとは独立に、外部からその動作モードを２通
りに変化させ得るようにした不揮発性メモリトラ
ンジスタを設け、該メモリトランジスタのとる動
作モードの夫々に対応させて前記パルス発生回路
のパルス発生を許容及び禁止すべくなしたことを
特徴とする半導体不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10937778A JPS5538624A (en) | 1978-09-05 | 1978-09-05 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10937778A JPS5538624A (en) | 1978-09-05 | 1978-09-05 | Nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5538624A JPS5538624A (en) | 1980-03-18 |
| JPS6118840B2 true JPS6118840B2 (ja) | 1986-05-14 |
Family
ID=14508691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10937778A Granted JPS5538624A (en) | 1978-09-05 | 1978-09-05 | Nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5538624A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS57164899U (ja) * | 1981-04-08 | 1982-10-18 | ||
| JPS5914199A (ja) * | 1982-07-13 | 1984-01-25 | Sony Corp | 文字図形情報システムの端末装置 |
| JPS5977699A (ja) * | 1982-10-25 | 1984-05-04 | Dainippon Printing Co Ltd | Ｉｃカ−ド |
| JPS59185799U (ja) * | 1983-05-25 | 1984-12-10 | 日本電気株式会社 | プログラマブル読み出し専用メモリ |
| JPS6025099A (ja) * | 1983-07-22 | 1985-02-07 | Fujitsu Ltd | 書込み防止装置付きｅｐ−ｒｏｍ |
| JPS6057597A (ja) * | 1983-09-08 | 1985-04-03 | Oki Electric Ind Co Ltd | プログラマブルｒｏｍ |
| JPS6157099A (ja) * | 1984-08-28 | 1986-03-22 | Matsushita Electric Ind Co Ltd | Ｅｐｒｏｍ書き込み禁止回路 |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
| JPS61140000A (ja) * | 1984-12-10 | 1986-06-27 | Nec Corp | プログラマブル読出し専用メモリ |
| JPS63245016A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | プログラマブル・ロジツク・デバイス |
| JPH0426923Y2 (ja) * | 1989-05-17 | 1992-06-29 | ||
| DE69626827D1 (de) * | 1996-10-30 | 2003-04-24 | St Microelectronics Srl | Sicherungsschaltung für Initialisierungszellen von Redundanzregistern von elektrisch programmierbaren nichtflüchtigen Speicheranordnungen |
-
1978
- 1978-09-05 JP JP10937778A patent/JPS5538624A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5538624A (en) | 1980-03-18 |
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