JPH0511806B2 - - Google Patents
Info
- Publication number
- JPH0511806B2 JPH0511806B2 JP62286153A JP28615387A JPH0511806B2 JP H0511806 B2 JPH0511806 B2 JP H0511806B2 JP 62286153 A JP62286153 A JP 62286153A JP 28615387 A JP28615387 A JP 28615387A JP H0511806 B2 JPH0511806 B2 JP H0511806B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cell
- memory element
- eprom
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000006870 function Effects 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ユーザーが機能を定義することので
きるプログラマブル集積回路に関し、特に一時的
になされるデバツク時の迅速な機能変更やリアル
タイムな機能変更に対応可能としたプログラマブ
ル集積回路に関するものである。
きるプログラマブル集積回路に関し、特に一時的
になされるデバツク時の迅速な機能変更やリアル
タイムな機能変更に対応可能としたプログラマブ
ル集積回路に関するものである。
［従来の技術］
従来より、ユーザーが手元でメモリセルに結線
情報や論理機能などを定義する情報を記憶させ、
必要な回路機能をプログラミングできるようにし
たプログラマブル集積回路が知られている。ここ
に含まれるメモリセルには、EPROM（紫外線消
去型プログラマブルリードオンリメモリ）や
E2PROM（電気的消去型プログラマブルリードオ
ンリメモリ）、ヒユーズROMなどの不揮発性の
記憶素子が使用されている。
情報や論理機能などを定義する情報を記憶させ、
必要な回路機能をプログラミングできるようにし
たプログラマブル集積回路が知られている。ここ
に含まれるメモリセルには、EPROM（紫外線消
去型プログラマブルリードオンリメモリ）や
E2PROM（電気的消去型プログラマブルリードオ
ンリメモリ）、ヒユーズROMなどの不揮発性の
記憶素子が使用されている。
［発明が解決しようとする問題点］
しかしながら、上記従来の技術におけるプログ
ラマブル集積回路では、メモリセルの記憶内容を
書き換えたい場合、まず最初に記憶内容を消去す
る必要があり、例えばEPROMであれば所定時間
紫外線を照射し、E2PROMであれば高電圧を印
加しなければならない。これらの紫外線照射や高
電圧印加等では、特別な装置または回路を必要と
する。また、ヒユーズROMでは、一旦書き込ん
だ記憶内容の消去は不可能で、記憶内容の変更に
は新しいプログラマブル集積回路を用いて、新た
な書き込みを行わなければならない。このよう
に、記憶内容の書き換えには困難さが伴うという
問題点があり、例えば、エミユレーシヨンによる
デバツク時のように頻繁にかつ素早く機能変更を
行いたい場合への対応や、リアルタイムに機能を
変更する必要のある装置への応用を難しくしてい
た。
ラマブル集積回路では、メモリセルの記憶内容を
書き換えたい場合、まず最初に記憶内容を消去す
る必要があり、例えばEPROMであれば所定時間
紫外線を照射し、E2PROMであれば高電圧を印
加しなければならない。これらの紫外線照射や高
電圧印加等では、特別な装置または回路を必要と
する。また、ヒユーズROMでは、一旦書き込ん
だ記憶内容の消去は不可能で、記憶内容の変更に
は新しいプログラマブル集積回路を用いて、新た
な書き込みを行わなければならない。このよう
に、記憶内容の書き換えには困難さが伴うという
問題点があり、例えば、エミユレーシヨンによる
デバツク時のように頻繁にかつ素早く機能変更を
行いたい場合への対応や、リアルタイムに機能を
変更する必要のある装置への応用を難しくしてい
た。
本発明は、上記問題点を解決するために創案さ
れたもので、一時的に行われるデバツク時の機能
変更やリアルタイムな機能変更に迅速に対応でき
るようにしたプログラマブル集積回路を提供する
ことを目的とする。
れたもので、一時的に行われるデバツク時の機能
変更やリアルタイムな機能変更に迅速に対応でき
るようにしたプログラマブル集積回路を提供する
ことを目的とする。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラ
マブル集積回路の構成は、 メモリセルに情報を記憶し、そのメモリセルの
記憶内容により回路機能をプログラミングするプ
ログラマブル集積回路において、 上記メモリセルは電気的に書き換え容易な記憶
素子と不揮発性記憶素子とスイツチ手段とを含
み、 上記不揮発性記憶素子はスイツチ手段を介して
接離自在に上記書き換え容易な記憶素子に接続さ
れていることを特徴とする。
マブル集積回路の構成は、 メモリセルに情報を記憶し、そのメモリセルの
記憶内容により回路機能をプログラミングするプ
ログラマブル集積回路において、 上記メモリセルは電気的に書き換え容易な記憶
素子と不揮発性記憶素子とスイツチ手段とを含
み、 上記不揮発性記憶素子はスイツチ手段を介して
接離自在に上記書き換え容易な記憶素子に接続さ
れていることを特徴とする。
［作 用］
本発明は、スイツチ手段で不揮発性記憶素子を
切り離して、SRAM（スタテイツクランダムアク
セスメモリ）に代表される電気的に書き換え容易
な記憶素子により機能定義を可能とし、デバツク
等において迅速かつ一時的な機能変更に対応可能
にする。定常状態では、スイツチ手段により不揮
発性記憶素子を接続状態として、その不揮発性記
憶素子により機能定義を可能にする。
切り離して、SRAM（スタテイツクランダムアク
セスメモリ）に代表される電気的に書き換え容易
な記憶素子により機能定義を可能とし、デバツク
等において迅速かつ一時的な機能変更に対応可能
にする。定常状態では、スイツチ手段により不揮
発性記憶素子を接続状態として、その不揮発性記
憶素子により機能定義を可能にする。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
第１図は本発明の第１の実施例を示すメモリセ
ルの回路図である。本実施例は、書き換え容易な
記憶素子としてSRAMセル１を用い、不揮発性
記憶素子としてEPROMセル２を用いる。
EPROMセル２の出力は、パストランジスタ３，
４から成るスイツチ手段を介してSRAMセル１
に接続される。
ルの回路図である。本実施例は、書き換え容易な
記憶素子としてSRAMセル１を用い、不揮発性
記憶素子としてEPROMセル２を用いる。
EPROMセル２の出力は、パストランジスタ３，
４から成るスイツチ手段を介してSRAMセル１
に接続される。
SRAMセル１は、２つのインバータ１ａ，１
ｂの一方の入力を他方の出力へループ状に接続
し、一方の接続点はFET等で構成されるパス
トランジスタ１ｃを介して一方のビツト線５へ接
続され、他方の接点は同じくパストランジスタ
１ｄを介して他方のビツト線６へ接続される。各
トランジスタ１ｃ，１ｄのオン／オフを制御する
制御端子はワード線７へ接続され、ワード線７が
ハイレベルになるとトランジスタ１ｃ，１ｄがオ
ンに制御され、ビツト線５，６から互いに相補的
なレベルを，点に与えて、インバータ１ａ，
１ｂで構成される保持回路にそのレベル状態を記
憶させる。片方の接続点（例えば点）は、回路
機能定義用トランジスタ８の制御端子に接続され
てそのオン／オフを制御することにより、回路の
結線や論理仕様をプログラミング可能にする。
ｂの一方の入力を他方の出力へループ状に接続
し、一方の接続点はFET等で構成されるパス
トランジスタ１ｃを介して一方のビツト線５へ接
続され、他方の接点は同じくパストランジスタ
１ｄを介して他方のビツト線６へ接続される。各
トランジスタ１ｃ，１ｄのオン／オフを制御する
制御端子はワード線７へ接続され、ワード線７が
ハイレベルになるとトランジスタ１ｃ，１ｄがオ
ンに制御され、ビツト線５，６から互いに相補的
なレベルを，点に与えて、インバータ１ａ，
１ｂで構成される保持回路にそのレベル状態を記
憶させる。片方の接続点（例えば点）は、回路
機能定義用トランジスタ８の制御端子に接続され
てそのオン／オフを制御することにより、回路の
結線や論理仕様をプログラミング可能にする。
EPROMセル２は１対の不揮発性スイツチ素子
即ちフローテイングゲート付きの２つのメモリト
ランジスタ２ａ，２ｂから成り、それぞれの出力
側はパストランジスタ２ｃ，２ｄを介して書き込
み用高電圧Vppに接続される。このパストランジ
スタ２ｃ，２ｄのいずれか一方が、制御端子にハ
イレベルが入力されることにより導通して、書き
込みが行われる。ここで、EPROMセル２は、
E2PROMセルに替えても略同様に構成される。
即ちフローテイングゲート付きの２つのメモリト
ランジスタ２ａ，２ｂから成り、それぞれの出力
側はパストランジスタ２ｃ，２ｄを介して書き込
み用高電圧Vppに接続される。このパストランジ
スタ２ｃ，２ｄのいずれか一方が、制御端子にハ
イレベルが入力されることにより導通して、書き
込みが行われる。ここで、EPROMセル２は、
E2PROMセルに替えても略同様に構成される。
メモリトランジスタ２ａの出力はパストランジ
スタ３を介してSRAMセル１のａ点に接続され、
メモリトランジスタ２ｂの出力はパストランジス
タ４を介してｂ点に接続される。パストランジス
タ３，４の制御端子およびメモリトランジスタ２
ａ，２ｂの制御端子は、EPROM／SRAM切換
信号線９に接続され、ローレベルが与えられると
パストランジスタ３，４がオフに制御され、メモ
リセルはSRAMとして作動し、ハイレベルが与
えられるとパストランジスタ３，４がオンに制御
され、EPROMセル２の出力が電源投入時に
SRAMセル１にセツトされてEPROMとして作
動する。もちろん、EPROMセル２へ書き込みを
行う際の切換信号線９には、ローレベルが与えら
れ、パストランジスタ３，４はオフに制御され
る。
スタ３を介してSRAMセル１のａ点に接続され、
メモリトランジスタ２ｂの出力はパストランジス
タ４を介してｂ点に接続される。パストランジス
タ３，４の制御端子およびメモリトランジスタ２
ａ，２ｂの制御端子は、EPROM／SRAM切換
信号線９に接続され、ローレベルが与えられると
パストランジスタ３，４がオフに制御され、メモ
リセルはSRAMとして作動し、ハイレベルが与
えられるとパストランジスタ３，４がオンに制御
され、EPROMセル２の出力が電源投入時に
SRAMセル１にセツトされてEPROMとして作
動する。もちろん、EPROMセル２へ書き込みを
行う際の切換信号線９には、ローレベルが与えら
れ、パストランジスタ３，４はオフに制御され
る。
以上の構成の第１の実施例の作用を述べる。
SRAMセル１は、電源を切れば記憶内容が消去
されてしまうが、ワード線７とビツト線５，６に
より特別な高電圧等を必要とせずに迅速に書き込
みや書き換えが可能であり、書き込み前の消去も
必要としない利点がある。これに対し、EPROM
セル２は電源を切つても記憶内容は保持されるも
のの、書き込みには高電圧を発生するなどの特別
な書き込み回路が必要であり、書き換え前には一
旦電源を切つて取り外し、紫外線を所定時間照射
して消去を行わなければならない。このため
SRAMセル１は、それを使用している装置の電
源を切ることなく、短時間の操作で記憶内容を変
更することができるが、EPROMセル２では対応
ができない。
SRAMセル１は、電源を切れば記憶内容が消去
されてしまうが、ワード線７とビツト線５，６に
より特別な高電圧等を必要とせずに迅速に書き込
みや書き換えが可能であり、書き込み前の消去も
必要としない利点がある。これに対し、EPROM
セル２は電源を切つても記憶内容は保持されるも
のの、書き込みには高電圧を発生するなどの特別
な書き込み回路が必要であり、書き換え前には一
旦電源を切つて取り外し、紫外線を所定時間照射
して消去を行わなければならない。このため
SRAMセル１は、それを使用している装置の電
源を切ることなく、短時間の操作で記憶内容を変
更することができるが、EPROMセル２では対応
ができない。
本実施例ではメモリセルをSRAMセル１と
EPROMセル２とで書き換え可能に構成し、エミ
ユレーシヨンによるデバツク時において頻繁に発
生する機能変更や装置運転開始後にリアルタイム
で行う機能変更などにはSRAMセル１で対応し、
デバツクが完了し機能が確定した後または装置の
立ち上げ時にEPROMセル２を使用して電源のオ
ン／オフ等に対し記憶内容を保護する。
EPROMセル２とで書き換え可能に構成し、エミ
ユレーシヨンによるデバツク時において頻繁に発
生する機能変更や装置運転開始後にリアルタイム
で行う機能変更などにはSRAMセル１で対応し、
デバツクが完了し機能が確定した後または装置の
立ち上げ時にEPROMセル２を使用して電源のオ
ン／オフ等に対し記憶内容を保護する。
第２図は本発明の第２の実施例を示すメモリセ
ルの回路図である。本実施例は、書き換え容易な
記憶素子としてSRAMセル１を用い、不揮発性
記憶素子としてヒユーズROMセル１０を用い
る。ヒユーズROMセル１０の出力は、パストラ
ンジスタ３，４から成るスイツチ手段を介して
SRAMセル１に接続される。図から明らかなよ
うに第２の実施例は、第１の実施例における
EPROMセル２をヒユーズROMセルに替えたも
のであり、SRAMセル１とパストランジスタ３，
４の構成は同様である。
ルの回路図である。本実施例は、書き換え容易な
記憶素子としてSRAMセル１を用い、不揮発性
記憶素子としてヒユーズROMセル１０を用い
る。ヒユーズROMセル１０の出力は、パストラ
ンジスタ３，４から成るスイツチ手段を介して
SRAMセル１に接続される。図から明らかなよ
うに第２の実施例は、第１の実施例における
EPROMセル２をヒユーズROMセルに替えたも
のであり、SRAMセル１とパストランジスタ３，
４の構成は同様である。
ヒユーズROMセル１０は１対のヒユーズ素子
１０ａ，１０ｂを備え、それぞれの出力側はパス
トランジスタ１０ｃ，１０ｄを介してヒユーズ溶
断用電源Vpp′に接続される。このパストランジ
スタ１０ｃ，１０ｄのいずれか一方が、制御入力
端子の一方に相補的にハイレベルが入力されるこ
とにより導通して、ヒユーズ素子１０ａまたは１
０ｂが溶断されて書き込みが行われる。
１０ａ，１０ｂを備え、それぞれの出力側はパス
トランジスタ１０ｃ，１０ｄを介してヒユーズ溶
断用電源Vpp′に接続される。このパストランジ
スタ１０ｃ，１０ｄのいずれか一方が、制御入力
端子の一方に相補的にハイレベルが入力されるこ
とにより導通して、ヒユーズ素子１０ａまたは１
０ｂが溶断されて書き込みが行われる。
上記構成の第２の実施例における作用は第１の
実施例と略同様である。本実施例におけるヒユー
ズROMは、ヒユーズ溶断という不可逆効果を使
つているため、書き込みは一度しかできないが、
経済性、信頼性に優れている。そこで、機能が確
定するまでSRAMセル１を使用し、機能確定後
ヒユーズROMに書き込みを行う。機能確定後も
一時的なリアルタイムの機能変更にはSRAMセ
ル１で対処することができる。
実施例と略同様である。本実施例におけるヒユー
ズROMは、ヒユーズ溶断という不可逆効果を使
つているため、書き込みは一度しかできないが、
経済性、信頼性に優れている。そこで、機能が確
定するまでSRAMセル１を使用し、機能確定後
ヒユーズROMに書き込みを行う。機能確定後も
一時的なリアルタイムの機能変更にはSRAMセ
ル１で対処することができる。
第３図は本発明の第３の実施例を示すメモリセ
ルの回路図である。本実施例は、書き換え容易な
記憶素子としてE2PROMセル１１を使用し、不
揮発性記憶素子としてEPROMセル２を使用す
る。図から明らかなように第３の実施例は、第１
の実施例におけるSRAMセル１を、インバータ
１１ａ，１１ｂのループから成る保持回路を含む
E2PROMセルに替えたものであり、EPROMセ
ル２とパストランジスタ３，４の構成は、同様で
ある。
ルの回路図である。本実施例は、書き換え容易な
記憶素子としてE2PROMセル１１を使用し、不
揮発性記憶素子としてEPROMセル２を使用す
る。図から明らかなように第３の実施例は、第１
の実施例におけるSRAMセル１を、インバータ
１１ａ，１１ｂのループから成る保持回路を含む
E2PROMセルに替えたものであり、EPROMセ
ル２とパストランジスタ３，４の構成は、同様で
ある。
E2PROMセル１１は、トンネル効果を利用し
て書き込みが行われる１対のメモリトランジスタ
１１ｃ，１１ｄを有し、それぞれパストランジス
タ１１ｅ，１１ｆを介して前述の保持回路の接続
点a′またはb′に接続されて成る。パストランジス
タ１１ｅ，１１ｆの制御端子はリード／ライト切
換信号線１２に接続され、書き込み時にはローレ
ベルが与えられてパストランジスタ１１ｅ，１１
ｆはオフに制御される。一方、通常の使用時には
ハイレベルが与えられてオンに制御されて、イン
バータ１１ａ，１１ｂから成る保持回路がセツト
される。保持回路の出力は回路機能定義用トラン
ジスタ８に接続される。書き込みはメモリトラン
ジスタ１１ｅ，１１ｆの制御端子（コントロール
ゲート）に高電圧を与えドレインに0Vを与えて
行う。消去はその逆に電圧を与えて行われる。
て書き込みが行われる１対のメモリトランジスタ
１１ｃ，１１ｄを有し、それぞれパストランジス
タ１１ｅ，１１ｆを介して前述の保持回路の接続
点a′またはb′に接続されて成る。パストランジス
タ１１ｅ，１１ｆの制御端子はリード／ライト切
換信号線１２に接続され、書き込み時にはローレ
ベルが与えられてパストランジスタ１１ｅ，１１
ｆはオフに制御される。一方、通常の使用時には
ハイレベルが与えられてオンに制御されて、イン
バータ１１ａ，１１ｂから成る保持回路がセツト
される。保持回路の出力は回路機能定義用トラン
ジスタ８に接続される。書き込みはメモリトラン
ジスタ１１ｅ，１１ｆの制御端子（コントロール
ゲート）に高電圧を与えドレインに0Vを与えて
行う。消去はその逆に電圧を与えて行われる。
この実施例ではEPROMよりも相対的に書き込
み容易な素子として、E2PROMが用いられてい
るだけで、第１の実施例と同様に作用する。ま
た、EPROMセル２はヒユーズROMセルを使用
しても良い。
み容易な素子として、E2PROMが用いられてい
るだけで、第１の実施例と同様に作用する。ま
た、EPROMセル２はヒユーズROMセルを使用
しても良い。
なお、書き換え容易な記憶素子および不揮発性
記憶素子、スイツチ手段とも上記実施例に限るも
のではなく、その機能を満たす種々の素子が使用
できることは当然である。例えば、不揮発性記憶
素子には接合破壊型ROMもある。このように、
本発明は、その主旨に沿つて種々に応用され、実
施態様を取り得るものである。
記憶素子、スイツチ手段とも上記実施例に限るも
のではなく、その機能を満たす種々の素子が使用
できることは当然である。例えば、不揮発性記憶
素子には接合破壊型ROMもある。このように、
本発明は、その主旨に沿つて種々に応用され、実
施態様を取り得るものである。
［発明の効果］
以上の説明で明らかなように、本発明のプログ
ラマブル集積回路によれば、以下のような効果を
奏する。
ラマブル集積回路によれば、以下のような効果を
奏する。
(1) エミユレーシヨンによるデバツク時に修正等
のため頻繁に発生する書き換えに素早く対応し
て能率を上げることができる。
のため頻繁に発生する書き換えに素早く対応し
て能率を上げることができる。
(2) リアルタイムに一時的に機能を変更する必要
のある装置に応用可能になり、その機能の変更
を迅速に行うことができる。
のある装置に応用可能になり、その機能の変更
を迅速に行うことができる。
第１図は本発明の第１の実施例を示すメモリセ
ルの回路図、第２図は本発明の第２の実施例を示
すメモリセルの回路図、第３図は本発明の第３の
実施例を示すメモリセル回路図である。 １…SRAMセル（書き換え容易な記憶素子）、
２…EPROMセル（不揮発性記憶素子）、３，４
…パストランジスタ（スイツチ手段）。
ルの回路図、第２図は本発明の第２の実施例を示
すメモリセルの回路図、第３図は本発明の第３の
実施例を示すメモリセル回路図である。 １…SRAMセル（書き換え容易な記憶素子）、
２…EPROMセル（不揮発性記憶素子）、３，４
…パストランジスタ（スイツチ手段）。
Claims (1)
- 【特許請求の範囲】 １ メモリセルに情報を記憶し、そのメモリセル
の記憶内容により回路機能をプログラミングする
プログラマブル集積回路において、 上記メモリセルは電気的に書き換え容易な記憶
素子と不揮発性記憶素子とスイツチ手段とを含
み、 上記不揮発性記憶素子はスイツチ手段を介して
接離自在に上記書き換え容易な記憶素子に接続さ
れていることを特徴とするプログラマブル集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286153A JPH01126724A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286153A JPH01126724A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126724A JPH01126724A (ja) | 1989-05-18 |
| JPH0511806B2 true JPH0511806B2 (ja) | 1993-02-16 |
Family
ID=17700623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286153A Granted JPH01126724A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006527902A (ja) * | 2003-06-18 | 2006-12-07 | ラティス セミコンダクタ コーポレイション | メモリデータ線のための双方向バッファリング |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654873B2 (ja) * | 1989-09-04 | 1994-07-20 | 株式会社東芝 | プログラマブル型論理装置 |
| JPH04183114A (ja) * | 1990-11-19 | 1992-06-30 | Kawasaki Steel Corp | 半導体集積回路 |
-
1987
- 1987-11-12 JP JP62286153A patent/JPH01126724A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006527902A (ja) * | 2003-06-18 | 2006-12-07 | ラティス セミコンダクタ コーポレイション | メモリデータ線のための双方向バッファリング |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01126724A (ja) | 1989-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4218764A (en) | Non-volatile memory refresh control circuit | |
| US6222765B1 (en) | Non-volatile flip-flop circuit | |
| JPH0823080A (ja) | メモリ装置の製造方法およびメモリセル | |
| JPH01213022A (ja) | 電圧レベル変換回路 | |
| KR950006211B1 (ko) | 바꿔쓰기 및 일괄소거 가능한 불휘발성 반도체기억장치(Flash EEPROM) | |
| JPS62120700A (ja) | 半導体記憶装置 | |
| KR910006995A (ko) | 전기적 소거 및 기입 가능형 불휘발성 반도체 기억장치 | |
| JPH03214778A (ja) | 半導体記憶装置の動作方法 | |
| US5301151A (en) | High voltage level converter | |
| KR970008166A (ko) | 반도체 불휘발성 기억장치 및 그것을 사용한 컴퓨터 시스템 | |
| KR940022295A (ko) | 플래시메모리를 포함하는 마이크로컴퓨터 | |
| JPS59132495A (ja) | 電気的にプログラム可能なメモリマトリツクス | |
| US7554845B2 (en) | EEPROM cell and EEPROM block | |
| JPH0511806B2 (ja) | ||
| US6785158B2 (en) | Device that makes it possible to selectively use nonvolatile memory as RAM or ROM | |
| JP2000231515A (ja) | 消去及び再書き込み可能なｒｏｍ用の保護装置 | |
| KR950006870A (ko) | 노어형 불 휘발성 메모리 제어회로 | |
| JPH0131313B2 (ja) | ||
| US6115293A (en) | Non-volatile semiconductor memory device | |
| JPH02214156A (ja) | 不揮発性半導体装置 | |
| EP0655742A1 (en) | Integrated device with electrically programmable and erasable memory cells | |
| KR970017668A (ko) | 반도체 불휘발성 기억장치 및 그것을 사용한 컴퓨터시스템 | |
| JPS593000B2 (ja) | 半導体メモリ装置におけるデ−タ保護回路 | |
| JPH10334073A (ja) | １チップマイクロコンピュータ | |
| JPH0221015B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 15 |