JPS6057597A - プログラマブルｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明ば＋２ＰＩば）Ｍ、ＴすＥＦ　ＲＯＭ等において
データの再書込みを防止する物理的な構造又は電子回路
に関するものである。

（背景技術） 従来のＥＰ　１１０ｈ丁及びＥＥＰ　ＲＯＭは、データ
の書込み及び消去が、］ＦＲＯへ（は書込みかできるよ
うに構成されていたが、データの再書込み防止に関する
回路は伺加されていなかった。このためデータか周辺回
路の誤動作により、又は誤操作に変更する事ができると
いうような欠点があった。

パーソナル無線、ファクシミリ、電話端末３ｔニおいて
機器の固有番号を■（・０Ｍ化しようとする動きが活発
化し始めてきている。簡単にｒｔｏＭ化づ−る事ができ
ても、追加１−込みが可能な為誤動作又は故意によりデ
ータが変更される可能性があった。

従ってこれを防止するための手段が必要である。

（発明の課題） 本発明の目的は、フィールドプログラマブル１伸・＼４
の再書込みを防＋ｈ−ｆるものでその特徴は、メモリセ
ルトランジスタのゲート−ソース間又はドレインノーソ
ース間又は両方の電圧を注入電圧（例えば２（′Ｊ″Ｖ
Ｉ程度）より充分低い電圧（例え（・ｆ５Ｖ程度）に制
御する回路を有することにある。

（発明の＋１７１成および作用） 第１１２１は第１の実施例を示す回路図であり、この第
１図はＰ型基板上に設けられたｎチャネル型２重ゲート
禍造プロセスで製造された書込み可能な半フ、Ｑ体不揮
発性メモリ（以下Ｐ　ｌｌ０Ｍという）で左）ろ０ この第１図において、メモリセルトランジスタ；３１は
メモリセルアレイ中の書込み選択されるメモリセルトラ
ンジスタ（ＦＡＭＯ８型トランジスタ）であり、そのゲ
ートはワードライン１００に、ドレインはピッ）・ライ
ン１１０に接続されソースは接地電位である。トランジ
スタ３２は書込み時にメモリ；セルトランジスタ３」の
ドレインにアバランシェ電圧（例えば１２〜１３Ｖ）を
印加するためのトランジスタでありそのゲートは書込み
イネーブル回路１１４の出力端子に接続されドレインは
書込み電源端子Ｖｐｐ（例えｖｆ２＋ｖ）に接続され、
ソースは出力バノフ了−回路１１６の入力端子とワード
ライン１１０て接続さしｔでいる。

次にＰｌｉ′”Ｎ！−込入防止回路］］１、再潜込み防
止用トランジスタゲーＩ−電圧印加回路］１２、再シー
込、’＜　’ｆｈｂ止庄ｌ・ランジスク、ドレイン電圧
印加回路１１３、書込みイネーブル回路］１１１、ワー
ドライン書込み読出し撰択回路１１５、出力バッファ回
路１１６について順次説明する。

まず再裾、込み防止回路１１１について説明する３、書
込みイネーブル信号端子Ｗ（・〕はトランジスタ′、９
：うの’ｙ’−１−に接続され、そのドレインはｌ・ラ
ンジスタ３７のゲートに→妾続されソースは接地電位に
なっている。再潜込み防止信号端子Ｋ　Ｅ　Ｙはトラン
ジスタ３４のゲーＩ・に接続され、そのドレインＧ：１
、トランジスタ３７のゲート眞接続されソースは接地電
位になっている。トランジスタ３３．３４のドレインは
トランジスタ３５のゲートとソースに接続されドレイン
は電源端子Ｖｃｃに接続されている。

トランジスタ３７のドレインは、再書込み防止回路１１
１の出力端子に接続されゲーＩ・ばトランジスタ３３．
３４のドレインに接続され、ソースは再書込、フッ、１
ニカ１）二用）・う／ジスク（ＦＡ入ＸＩ）Ｓ　）　３
６のドレイン眞接続されている。百」込み防止用トラン
ジスタゲート？Ｅｌ：圧印加回路月２の出力端子に接続
され、トレインは再シ込み防止用トランジスタドレイン
電圧印加回路用３の出力端子に接続され、ソースは接地
電位になっている。この出力端子にはトランジスタ３８
のゲートとソースが接続されこのドレインは電源端子Ｖ
ＬＩに接続されている。次に再書込み防止用トランジス
クゲート電圧印加回路１１２について説明する。この回
路は、再書込み防止時に再書込み防止用トランジスタ３
Ｇのゲート−ドレイン間に注入電圧を印加するためのも
のである。再書込み防止信号端子１（Ｔ’：Ｙの反転信
号１（ＢＹはトラン）スタ４１のゲートＩＣ接続されこ
のドレインハ再書込み防止用トランジスタゲート電圧印
加回路１１２の出力端子に接続され、ソースは電源端子
Ｖｃｃに接続されている。この出力端子には、トランジ
スタｌＩ２のゲートとソースが接続されていてドレイン
は混込・り電、源端子ＶｐｐＫ接続されている。次に再
書込み防止用トランジスタドレイン電圧印加回路１１３
　ｉｃついて説明する。

この回路は、再潜込み防１１一時に再７１）込ん１（１
）市１−ｆ］トランジスタ３６のドレイン−ソース間に
、Ｔ人′１１７、ハコを印加するためのものでハコ）る
。書込み防止信号端子Ｊ（ＩＮの反転信号Ｊ＜Ｊ′２Ｙ
はトランジスタ、１３のゲーＩ・に接続されそのドレイ
ン（’：Ｌ　ｌ−ランジスタ４５のゲートに接続され、
ソースは接地電位になっている。

トランジスタｌＩ４のゲートとソースはトランジスタ４
３０ドレインに接続され、ドレインは別込み電源端子Ｖ
ｐｐに接続されている。トランジスタ／１５のゲートは
トランジスタ／Ｉ３のドレインに接続されドレインは碧
込み電源端子Ｖｔ）Ｉ）に接続され、ソースは再書込み
防止用トランジスタドレイン電圧印加回路１１３の出力
端子に接続されている。次に１ｒ：込みイネーブル回路
１］４について説明する。トランジスタ３つのゲートは
書込み防止回路１１１の出カψ：ｔａ子に接続されトレ
インはシー込みイネーブル回路１１４の出力端子に接続
され、ソースは接地電位になっている。

この出力端子には、トランジスタ／ＩＯのゲートとソー
スが接続されこのトレインは店込；メ電源端子Ｖｐｐに
接続されている。次にワードライン書込み読出し選択回
路１１５について説明する。この回路は居込み時にワー
ドライン１００を選択してメモリセル１、ランジスタ３
１のゲート−ドレイン間に注入′電圧を印加するブこめ
のものである。トランジスタ４６のゲーｌ−はワードラ
イン選択信号端子ＷＳが接続され、ドレインはｌ・ラン
ジスタ４８のドレインに接続され、ノースは接地電位に
なっている。トランジスタ４７のゲートとソースはトラ
ンジスタ４６のトレインに接続され、このトランジスタ
４７のドレインは電源端子ＶＣＣに接続されている。ト
ランジスタ・１８カゲートは、書込みタイミング信号端
子Ｗｌ’に接続され、ドレインはトランジスタ４６のド
レインに接続され、このトランジスタ４８０ンースはワ
ードライン層−込み読出し選択回路１１５の出力端子に
接続されている。この出力端子にはトランジスタ・１９
のゲートとノースが接続され、このドレインは害込み電
、源端子■ｐに接続されている。この出力端子はワード
ライン１００に接続されている。

次に出力ハノファー回路１１（ｌについて説明する。

この回路：ま読出（２時にオ６いてワードラインの電ｒ
Ｉγ変化を増幅してデータ読出し端子１２Ｆ＋１．Ｃ出
力するための読出し系出力バッファーて・あり入力端子
はワードライン１１０に接続され、出力端子はデータ読
出し端子１２０に接続されている。

以下上述のよう（／Ｃ構成されたフィールドプログラマ
ブルＲＯへ・１再別込み防止回路の動作について説明す
る。

ｐＨ，ＯＭにおいてメモリセルトランジスタ：３１のｎ
遊ゲート（フローティングゲート）に電子を注入して書
込むにはメモリセルトランジスタ３１のゲートとドレイ
ンに注入電圧を印加する必要がｋ）ろ。

このためｐＨ，０Ｍでは″ＩＴＴノ論理で使用する電源
☆；ｈ１子Ｖｃｃの他に書込み系アバランシェ注入用の
専用１１７源、すなわち、書込み電源端子ｖｐｐの電源
が必要となり、例えばｉＵ：込み時には電源端子Ｖｃｃ
に５ｖが印加されギＦ込み電源端子Ｖｒ１１）には２１
Ｖが印加される。選択されたメモリセルトランジスタ３
１のフローティングゲートに電子を注入（以下書込みモ
ードという。）￥ろためＫは、ワードライン選択信号端
子Ｗ　Ｓには゛■プ゛レベルが印加されかつ書込みタイ
ミング信号６．ｉｉａ子＼−Ｖ　Ｔには゛Ｌ゛レベルが
印加され、デプレッションタイプトランジスタ７１．８
がオフしワードライン書込み読出し選択回路１１５の出
力広１１；子はＶｌ）Ｉ）レベルが出力され、メモリセ
ルＩ・ランジスタ３１のゲートの電位は注入電圧になる
。

それに、（シー込みイネーブル信号端子ＷＥにはＬ′”
レベルが印加され、かつ、再書込み防止信号端子■Ω′
には’Ｌ”レベルが、この反転信号ｉにはπルベルが印
加すれデプレッションタイプトランジスタ４１がオンし
１、再書込み防止用トランジスタゲー１”ｆｔｉ圧印加
回路１１２の出力端子には゛′汀゛レベルが出力されろ
。

またエンハンスメントタイプトランジスタ４３はＯＮ　
Ｌ、エンハンスメントタイプトランジスタ４５のゲート
にはＬ”レベルが印加されこのトランジスタ・１５はオ
フし、Ｍｌ）込み防止用トランジスタドレイン？ｉ°圧
印加回路１１３の出力端子は再書込み防止用トランジス
タ３Ｇのドレイン電圧には何ら影響しない。エンハンス
メントタイプトランジスタ：３：３．３４はオフし、エ
ンハンスメントタイプトランジスタ３７のゲートに＋ｉ
　”ＩＴ”レベルが印加されこのトランジスタ３７はオ
ンする。かつ再書込み防止用トランジスタ３Ｇのゲート
には”Ｉｒ″レベルが印加さｈこのトランジスタ３６は
オンし、再書ぎ込み防止回路の出力端子には０Ｌ″レベ
ルが出力される。

マタエンハンスメントタイプトランジスク３つのゲート
には“Ｌ”レベルが印加されこのトランジスタ３９がオ
フし書込みイネーブル回路１１４の出力節１；子はＶｐ
Ｉ）レベルが出力される。

ゆえにエンハンスメントタイプトランジスタ３２のゲー
トにはｖｐｐレベルが印加されこのトランジスタ３２は
オンし、メモリセルトランジスタ３１のドレインは注入
電圧になり、このトランジスタ３１のフローティングゲ
ートに電子が注入（以下：Σ込みという）される。次に
書込み再防止用トランジスタ３６の７０−ティングゲ−
１・に電、子を注入（以下キーロックモードという）す
るためには、再（１１−込み防止信号端子ＫＦＸには’
ＴＩ”レベルが印加されその反転信寓）＜石には゛Ｌ′
ルベルが印加されデプレションタイプトランジスタ４１
はオフし、再書込み防止用ｌ・ランジスクゲート電圧印
加回路１１２の出力（、：ｉ、ｉ子は注入市゛圧が出力
される。

またエンハンスメントタイプトランジスタ／Ｉ３はオフ
し、エンハンスメントタイプトランジスタ４５のゲート
にはへｌｐｐレベルが印加され、再仏、込み防止用トラ
ンジスタドレイン電圧印加回路１１３の出力端子には注
入電圧が出力される。またエンハンスメントタイプトラ
ンジスタ３４はオンし、エンハンスメントタイプトラン
ジスタ３７のゲートにはＩＩＬＩ＋レベルが印加されこ
のトランジスタ３７はオンする。

ゆえに再書込み防止用トランジスタ３６のドレインとゲ
ートは注入電圧になりこのトランジスタ３６は？）込ま
れる。

またこのキーロックモードでは、再書込み防止回路の出
力端子には″汗゛レベルが出力され、Ｌ″込みイオーブ
ル回路１１・１の出力端子にしま゛Ｌ″レベルが出力さ
れ、エンノ・ンスメントタイプトランジスタ；３２はオ
フし、メモリセルトランジスタ３１のドレイン（では？
主入１［を圧は印加されずこのトランジスタ３１の書込
みはてきない。次１（再」込み防止用トランジスタ３６
が書込まれた後に書込みモードになる場合を説明する。

前記書込みモードと同様に再１゛込み防止Ｊηトランジ
スタゲート電圧印加回路、１１２の出力端には”ＴＩ”
レベルが、ワードライン書込み読出し選択回路１１５の
出力ψ；１ｊ子には書込みレベルが出力され、再書込み
防止用トランジスタドレイン電圧印加回路１１３の出力
端子は再書込み防止用トランジスタ３６のドレイン電圧
には何ら影響しない。トランジスタ３７はオンするが再
書込み防止用トランジスタ３６のしきい値が’Ｉ　７”
レベルより十分高（なっているため常にオフとなり、再
店＝込み防止回路ＩＩＩの出力端子には゛′汀゛レベル
が出力され、メモリセルトランジスタ３１の書込みは出
来ない。」二記第１の実施例では、再書込み防止用トラ
ンジスタ３６をσニー込むことで、メモリセルトランジ
スタ３］のドレイン電圧を注入電圧より十分低く制御し
て、再書込みを防止したが、第２図に示す様にメモリセ
ルトランジスタ３１のゲー１”Ｌｌｆ圧を注入電圧より
十分低くして丙−１［４込１）を防止することもできろ
。すなわち、ｌ・ランジスタ３３のゲートを書込みタイ
ミング信−づ端子ＷＴに接続し、かつ、トランジスタ３
９のケートを店込みイ坏−ブル信号端子ＷＥに接続しか
つ、１、ランジスク４８のゲートを再書込み防止回路１
１１の出力端子に接続してもよい。

この場合、ワード線書込み読出し選択回路１１５に：ｔ
６いてトランジスタ４６がオフし、かつトランジスタ１
１８がオンしている場合、この回路の出力端子には、ト
ランジスタ／＋７と／１９のディメンジョン比により“
’Ｖｃｃ”レベルが出力されるものとする。なお、その
他の１小分＆ｉ第１図と同様であり、第１図と同Ｙ／３
分には同一符号を伺してその説明を省略する。

キーロックモードにおいて、メモリセルトランジスタ３
１のドレインが注入常圧となっても、ワードｊ？：’ｌ
（’＋Ｅ、Ｆ込、）・、読出し選択回路１１５のトラン
ジスタ４８のゲートには’Ｔ　Ｉ”レベルが印加され、
この回路の出力ψ１１．１子には゛ゴ７″レベルか゛ト
ｒルベルが出力される。

し））気１ｃメモリセルトランジスタ３１のゲートには
注入電圧より十分低い霜４圧しか印加されず書込入は出
来ない。またキーロック後の書込みモードにおいても同
様で゛ある。

（発明の効果） 以上説明したように、第１の実施例では、再書込み防止
用トランジスタ（ＦＡへ４０８　）の悲込み後１４すべ
ての入力信号端子にどのようなレベルを印加してもメモ
リセルトランジスタ（ＦＡＭＯ８）にはりニー込むこと
ができないのであるからメモリセルトランジスタの再書
込み防止が出来る利点がキ）ろ。

【図面の簡単な説明】

第１図はこの発明のフィールドプログラマブル］”ＣＭ
　′Ｐ′Ｓ書込み防止回路の−の実施例を示す回路ジ１
、第２図はこの発明のフィールドプログラマブルＲＯＭ
再書込み防１に回路の他の実施例を示す回路図である。 ３１〜４つ・　トランジスタ、１００・・・ワードライ
ン、１１０・・・ビットライン、１１１・・・再書込ろ
ｖノ止回路、１１２・・−再書込み防止用トランジスタ
ゲート電圧印加回路、１１３・・・再書込み防止用トラ
ンジスタドレイン′市圧印Ｊ、ｌ：ＩＩ・］１路、ｌ］
４・・・書込みイネーブル回路、１】）・・・ワーＩ・
ライン刀、込み読出し選択回路、１］６・・・出力バッ
ファー回路、１２０・・・データ読出し端子。 ！ｌ”１’　＋＜／１出願人 沖′ｊ−Ｌｌ、気工業株式会社 宮崎沖電気株式会社 特許出願代理人 弁理士　山　本　恵　−

Claims (1)

【特許請求の範囲】
1. （１）データの書込みが可能なメモリセルトランジスタ
   からなるメモリセルアレイと、該メモリセルトランジス
   タへのデータの書込みを可能とするための書込みイネー
   ブル回路とを有するプロゲラマブルｌ’（、ＯＭにおい
   て、前記書込みイネーブル回路はデータの書込みが可能
   なトランジスタをふくミ、該トランジスタへのデータの
   書込みによりＮＩ記Ｘｑ込みイネーブル回路を動作不能
   として前記メモリセルトランジスタへのデータの再書込
   みを防＋ｌｒ−することを特徴とするプログラマブルＲ
   ，ＯＭｏ（２）　前記プログラマブルＩ（、ＯＭがフイ
   ールドフ。 ログラマブルＩｉ、　ＯＭであることを特徴とする特許
   請求の範囲７Ｐｉ、１項記載のプロゲラマフ“ルＲＯＭ
   ０