TWI643314B - 半導體裝置 - Google Patents

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Abstract

本發明的課題是在於提供一種具備可自由地變更資料領域的記憶體大小(memory size)及編碼領域的記憶體大小的非揮發性記憶體之半導體裝置。
其解決手段，一實施形態的半導體裝置是具備可切換參照電流讀取方式及互補讀取方式的非揮發性記憶體(6)，該參照電流讀取方式是藉由比較流動於讀出對象的記憶格(MC1)的電流與參照電流來進行資料讀出，該互補讀取方式是藉由比較流動於儲存有讀出對象的互補資料的第1及第2記憶格(MC1，MC2)的電流來進行資料讀出。

Description

半導體裝置
本發明是有關半導體裝置，例如合適於使用在具備非揮發性記憶體的微電腦等的半導體裝置。
非揮發性記憶體的記憶方式是有：使“1”或“0”的資料記憶於各記憶格的方式(例如，參照日本特開2004-318941號公報(專利文獻1))、及使“1”及“0”的互補資料記憶於記憶格的一對的方式(例如參照日本特開2008-117510號公報(專利文獻2))。前者的情況是藉由比較流動於記憶格的電流與參照電流來讀出該記憶格的資料(以下稱為參照電流讀取方式)。後者的情況是藉由比較流至構成一對的各記憶格的電流來讀出該記憶格一對的資料(以下稱為互補讀取方式)。
參照電流讀取方式相較於互補讀取方式，讀出速度快，可擴大記憶容量(縮小記憶體大小)。但，因為需要充分地消去記憶格，所以具有重寫可能次數比互補讀取方式少的缺點。因此，參照電流讀取方式是被使用在 不頻繁進行重寫的編碼領域。
另一方面，互補讀取方式的情況相較參照電流讀取方式，雖記憶容量小(記憶體大小大)，但可縮小讀出電流，且重寫可能次數也大。因此，互補讀取方式是被使用在頻繁進行重寫的資料領域。
另外，Freescale Semiconductor公司是提供一種搭載具有EEE(Enhanced EEPROM)的機能的晶載的快閃記憶體之處理器(參照非專利文獻1)。具有此EEE機能的快閃記憶體是可選擇優先記憶體大小的縮小的情況、及優先保持(保持力)的情況，但具體的硬體構成不明。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2004-318941號公報
[專利文獻2]日本特開2008-117510號公報
[非專利文獻]
[非專利文獻1]Melissa Hunter and Derrick Klotz, “Using the Kinetis Family Enhanced EEPROM Functionality”, Freescale Semiconductor Application Note, Document Number: AN4282, Rev.0,03/2011
如上述般，以往的非揮發性記憶體的情況，參照電流讀取方式是使用在編碼領域，互補讀取方式是使用在資料領域。此情況，參照電流讀取方式或互補讀取方式是依硬體而定，因此有使用者無法按照應用程式來自由變更資料領域的記憶體大小及編碼領域的記憶體大小的不良情況。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
一實施形態的半導體裝置是具備可切換參照電流讀取方式及互補讀取方式的非揮發性記憶體。
若根據上述的一實施形態，則可自由地變更非揮發性記憶體的資料領域的記憶體大小及編碼領域的記憶體大小。
1‧‧‧微電腦(半導體裝置)
6‧‧‧快閃記憶體模組
7‧‧‧快閃定序器(控制部)
16‧‧‧快閃記憶體
20‧‧‧記憶墊
21‧‧‧記憶區塊
22、24‧‧‧記憶體陣列
23‧‧‧階層讀出放大器帶
23A‧‧‧列選擇部
25、25A‧‧‧讀出列選擇器
26D、26U‧‧‧副位元線選擇器
27D、27U‧‧‧充放電電路
28‧‧‧讀出用讀出放大器帶
30、31‧‧‧行解碼器
32‧‧‧列解碼器
33‧‧‧輸出入緩衝器
34‧‧‧輸出緩衝器
37‧‧‧較驗電路
38‧‧‧重寫列選擇器
39‧‧‧主位元線電壓控制電路
40‧‧‧寫入系放電電路
81、82‧‧‧輸入訊號線
130‧‧‧寄存器
BL‧‧‧位元線
CBLD、CBLL、CBLR、CBLU‧‧‧輸出訊號線
CG‧‧‧控制閘
CS、CS1、CS2‧‧‧電流源
Ic、Ic1、Ic2‧‧‧單元電流
Iref‧‧‧參照電流
MC、MC1、MC2、MC3、MC4、MCR‧‧‧記憶格
MGL‧‧‧記憶閘線
PRGL‧‧‧程式閂鎖電路
SA‧‧‧讀出放大器
SBL‧‧‧副位元線
SL‧‧‧源極線
VDD‧‧‧電源節點
VSS‧‧‧接地節點
WL‧‧‧字元線
WMBL‧‧‧寫入系主位元線
RMBL‧‧‧讀出系主位元線
圖1是表示第1實施形態的半導體裝置的構成的方塊圖。
圖2是用以說明記憶格的構成及動作的圖(分閘型快 閃記憶體元件時)。
圖3是用以說明記憶格的構成及動作的圖(疊層閘型快閃記憶格時)。
圖4是用以說明有關互補讀取方式時的單元資料的圖。
圖5用以說明有關參照電流讀取方式時的單元資料的圖。
圖6是表示圖1的快閃記憶體模組的構成的方塊圖。
圖7是表示圖6的階層讀出放大器帶的詳細的圖。
圖8是表示在圖7的電路構成中，互補讀取方式時的記憶格電流的路徑的圖。
圖9表示用以驅動圖7的階層讀出放大器帶的各控制訊號線的驅動電路的構成的圖。
圖10是表示圖9的控制訊號CMPLON的產生電路的一例圖。
圖11是表示圖7及圖8的讀出放大器的構成例的電路圖。
圖12是表示圖6的輸出緩衝器的構成例的電路圖。
圖13是表示產生圖12的控制訊號SEN_OR的電路的一例圖。
圖14是表示參照電流讀取方式的讀出動作的一例的時間圖。
圖15是表示互補讀取方式的讀出動作的一例的時間圖。
圖16是表示圖6的寫入系路徑的詳細的電路圖。
圖17是表示圖16的各程式閂鎖電路的詳細的電路圖。
圖18是表示第2實施形態時的階層讀出放大器帶的詳細的構成的圖。
圖19是表示在圖18的電路構成中，互補讀取方式時的記憶格電流的路徑的圖。
圖20是表示用以驅動圖18及圖19的階層讀出放大器帶的各控制訊號線用的驅動電路的構成的圖。
圖21是表示在第2實施形態中，參照電流讀取方式的讀出動作的一例的時間圖。
圖22是表示在第2實施形態中，互補讀取方式的讀出動作的一例的時間圖。
圖23是表示第3實施形態的半導體裝置的快閃記憶體模組的構成的方塊圖。
圖24是表示圖23的列選擇部及讀出用讀出放大器帶的詳細的構成的圖。
圖25是表示在圖24的電路構成中，互補讀取方式時的記憶格電流的路徑的圖。
圖26是表示用以驅動圖24的讀出用讀出放大器帶及列選擇部的各控制訊號線的驅動電路的構成的圖。
圖27是表示在第3實施形態中，參照電流讀取方式的讀出動作的一例的時間圖。
圖28是表示在第3實施形態中，互補讀取方式的讀 出動作的一例的時間圖。
以下，參照圖面詳細說明有關各實施形態。以下是舉快閃記憶體作為不揮發性記憶裝置的例進行說明。但，只要是像EEPROM(Electrically Erasable Programmable Read-Only Memory)等那樣可電性消去及可程式的非揮發性記憶體即可，並非是特定於快閃記憶體。另外，在以下的說明中對於同一或相當的部分是附上同一參照符號，不重複其說明。
<第1實施形態> (微電腦)
圖1是表示第1實施形態的半導體裝置的構成的方塊圖。在圖1中顯示微電腦(MCU)1的構成，作為半導體裝置的例子。
參照圖1，微電腦1是例如藉由使用CMOS(Complementary Metal Oxide Semiconductor)積體電路製造技術等來形成於單結晶矽那樣的1個半導體晶片。
如圖1所示般，微電腦1是具備：中央處理裝置(CPU)2、隨機存取記憶體(RAM)5、及快閃記憶體模組(FMDL)6。中央處理裝置2是具備命令控制部及實行部而實行命令。隨機存取記憶體5是被利用在中央處理裝置2的工作領域等。快閃記憶體模組6是作為儲存資 料及程式的非揮發性記憶體模組而設。
微電腦1是更具備：直接記憶體存取控制器(DMAC)3、匯流排介面電路(BIF)4、快閃定序器(FSQC)7、外部輸出入埠(PRT)8，9、計時器(TMR)10、時鐘脈衝產生器(CPG)11、高速匯流排(HBUS)12、及周邊匯流排(PBUS)13。
匯流排介面電路4是進行高速匯流排12及周邊匯流排13的匯流排介面控制或匯流排橋接控制。快閃定序器7是進行對於快閃記憶體模組(FMDL)6的指令存取控制。時鐘脈衝產生器11是產生用以控制微電腦1的內部時鐘CLK。
微電腦1的匯流排構成並無特別加以限制，圖1的情況是設有高速匯流排(HBUS)12及周邊匯流排(PBUS)13。高速匯流排12及周邊匯流排13並無特別加以限制，有資料匯流排、位址匯流排及控制匯流排。與將全部的電路共通連接於共通的匯流排的情況作比較，藉由設置高速匯流排12及周邊匯流排13的2個匯流排，可減輕匯流排的負荷，保證高速存取動作。
在高速匯流排12連接中央處理裝置2、直接記憶體存取控制器3、匯流排介面電路4、隨機存取記憶體5、及快閃記憶體模組6。在周邊匯流排13連接快閃定序器7、外部輸出入埠8，9、計時器10、及時鐘脈衝產生器11。
微電腦1是更具備：連接振盪器或被供給外 部時鐘的時鐘端子XTAL/EXTAL、及指示待機狀態的外部硬體待機端子STB、及指示重置的外部重置端子RES、及外部電源端子Vcc、以及外部接地端子Vss。
在圖1中，作為邏輯電路的快閃定序器7、及陣列構成的快閃記憶體模組6是利用別的CAD工具來設計，因此基於方便起見作為各別的電路區塊圖示，但實際雙方一併構成1個的快閃記憶體16。
快閃記憶體模組6是經由讀出專用的高速存取埠(HACSP)15來連接至高速匯流排(HBUS)12。CPU2或DMAC3是可從高速匯流排12經由高速存取埠15來讀取存取快閃記憶體模組6。CPU2或DMAC3是對於快閃記憶體模組6進行寫入及初期化的存取時，經由匯流排介面4來經周邊匯流排(PBUS)13對快閃定序器7發行指令。回應此指令，快閃定序器7從周邊匯流排PBUS通過低速存取埠(LACSP)來進行快閃記憶體模組的初期化或寫入動作的控制。
(記憶格的構成及動作)
圖2及圖3是用以說明記憶格的構成及動作的圖。圖2是表示分閘型快閃記憶體元件的情況，圖3是表示疊層閘型快閃記憶格的情況。
參照圖2(A)，分閘型快閃記憶體元件是包含在源極領域與汲極領域之間的通道形成領域上隔著閘極絕緣膜而配置的控制閘CG及記憶閘MG。在記憶閘MG 與閘極絕緣膜之間是配置有矽氮化物等的電荷捕捉領域(SiN)。控制閘CG是被連接至字元線WL，記憶閘MG是被連接至記憶閘選擇線MGL。控制閘CG側的汲極領域(或源極領域)是被連接至位元線BL，記憶閘MG側的源極領域(或汲極領域)是被連接至源極線SL。
在圖2(B)中顯示分閘型快閃記憶體元件的讀出時及寫入/消去時的位元線BL、控制閘CG、記憶閘MG、源極線SL、及阱領域(WELL)的電壓設定的例子。
具體而言，為了降低記憶格的臨界值電壓Vth，例如設定成BL=1.5V、CG=0.0V、MG=-10V、SL=6V、WELL=0V。藉此，藉由阱領域(WELL)與記憶閘MG之間的高電場所產生的電子與電洞之中電洞會從阱領域(WELL)注入至電荷捕捉領域(SiN)。此處理是以共有記憶閘的複數的記憶格為單位實行。
為了提高記憶格的臨界值電壓Vth，例如設定成BL=0V、CG=1.5V、MG=10V、SL=6、WELL=0V。此情況，藉由從源極線SL流動寫入電流至位元線，在控制閘與記憶閘的境界部分產生熱電子，產生的熱電子會被注入至電荷捕捉領域(SiN)。電子的注入是依據是否流動位元線電流而定，因此該處理是以位元單位控制。
在讀出時，例如設定成BL=1.5V、CG=1.5V，MG=0V、SL=0V、WELL=0V。若記憶格的臨界值電壓Vth低，則記憶格的電阻變小(ON狀態)，若臨界值電壓 Vth高，則記憶格的電阻變大(OFF狀態)。
圖3(A)所示的疊層閘型快閃記憶體元件是藉由在源極領域與汲極領域之間的通道形成領域上隔著閘極絕緣膜來堆疊浮動閘FG及控制閘CG而構成。控制閘CG是被連接至字元線WL。汲極領域是被連接至位元線BL，源極領域是被連接至源極線SL。
在圖3(B)及(C)中是顯示疊層閘型快閃記憶體元件的讀出及寫入/消去時的位元線BL、字元線WL、源極線SL、及阱領域(WELL)的電壓設定的例子。圖3(B)是藉由熱載子寫入方式來提高臨界值電壓Vth，藉由往阱領域WELL之電子的放出來降低臨界值電壓Vth時的電壓設定例。圖3(C)是藉由FN穿隧寫入方式來提高臨界值電壓Vth，藉由往位元線BL之電子的放出來降低臨界值電壓Vth時的電壓設定例。
另外，此說明書是將控制閘CG亦稱為控制電極，將被連接至位元線BL的雜質領域亦稱為第1主電極，將被連接至源極線SL的雜質領域亦稱為第2主電極。
(有關參照電流讀取方式及互補讀取方式)
圖4是用以說明有關互補讀取方式時的單元資料的圖。圖5是用以說明有關參照電流讀取方式時的單元資料的圖。
在快閃記憶體模組中，作為資訊記憶的方 式，有利用2個的非揮發性記憶體單元來進行1位元的資訊的記憶之互補讀取方式(亦稱為互補讀出方式)、及利用1個的非揮發性記憶體單元來進行1位元的資訊的記憶之參照電流讀取方式(亦稱為參照電流讀出方式)。
參照圖4，互補讀取方式是利用記憶體陣列內的預定的2個重寫可能的非揮發性記憶體單元MC1，MC2作為1位元的雙單元。本說明書是將記憶格MC1稱為正單元，將記憶格MC2稱為負單元。記憶格MC1，MC2是分別可保持單元資料“1”(低臨界值電壓狀態；臨界值電壓比消去較驗水準更小的狀態)或單元資料“0”(高臨界值電壓狀態；臨界值電壓為消去較驗水準以上的狀態)。
雙單元之資訊記憶是藉由在構成雙單元的非揮發性記憶體單元MC1，MC2中儲存互補資料來進行。亦即，如圖4(A)所示般，雙單元資料“0”是正單元MC1會保持單元資料“0”，負單元MC2會保持單元資料“1”的狀態。如圖4(B)所示般，雙單元資料“1”是正單元MC1會保持單元資料“1”，負單元MC2會保持單元資料“0”的狀態。如圖4(C)所示般，雙單元的正單元MC1及負單元MC2皆保持單元資料“1”的狀態是初始化狀態，雙單元資料是形成不定。
參照圖5，參照電流讀取方式是分別在記憶體陣列內的重寫可能的非揮發性記憶體單元MC中儲存有1位元的資料。因此，參照電流讀取方式時，無正單元與負單元的區別。如圖5(A)所示般，單元資料“1”是記憶格 MC為保持單元資料“1”的狀態(低臨界值電壓狀態)。如圖5(B)所示般，單元資料“0”是記憶格MC為保持單元資料“0”的狀態(高臨界值電壓狀態)。
(快閃記憶體模組)
圖6是表示圖1的快閃記憶體模組的構成的方塊圖。在圖6中，將紙面的上下方向稱為列方向，將紙面的左右方向稱為行方向。參照圖6，快閃記憶體模組6是包含：記憶墊20、輸出緩衝器(OBUF)34、第1行解碼器(RDEC1)30、及第2行解碼器(RDEC2)31。
記憶墊20是包含階層讀出放大器帶23、及相對於階層讀出放大器帶被設在列方向的兩側的記憶體陣列22，24，作為1個的構成單位(以下稱為記憶區塊21)。在記憶墊20中，如此的記憶區塊21是複數配置於列方向(在圖6中僅代表性地顯示1個的記憶區塊21)。以下，亦將記憶體陣列22稱為上側的記憶體陣列22，亦將記憶體陣列24稱為下側的記憶體陣列。
記憶墊20是包含：延伸於行方向的複數的字元線WL、延伸於行方向的複數的記憶閘選擇線MGL、延伸於行方向的複數的源極線SL、延伸於列方向的複數的副位元線SBL。此等的控制訊號線是按每個記憶體陣列22，24設置。
記憶墊20是包含在記憶墊20共通設置的複數的寫入系主位元線WMBL及讀出系主位元線RWBL。 寫入系主位元線WMBL是分別對應於複數的副位元線SBL，經由副位元線選擇器26U，26D來連接至對應的副位元線SBL。亦即，寫入系主位元線WMBL及副位元線SBL是被階層化。
在記憶體陣列22，24中，行列狀地配設有複數的記憶格MC。記憶體陣列的行是分別對應於複數的字元線WL，且分別對應於複數的記憶閘選擇線MGL。亦即，字元線WL及記憶閘選擇線MGL是以記憶體陣列的行單位設置。記憶體陣列的列是分別對應於複數的副位元線SBL。亦即，副位元線SBL是以記憶體陣列的列單位設置。源極線SL是在記憶體陣列的複數行共通連接。在資料讀出時，源極線SL是被連接至接地節點VSS。
另外，在圖6中是顯示各記憶格為分閘型快閃記憶體元件的情況。各記憶格是亦可為疊層閘型快閃記憶體元件。此情況，記憶閘選擇線MGL是未被設置。
圖6的快閃記憶體模組6的特徵是可切換：利用2個的非揮發性記憶體單元來進行1位元的資訊的記憶之互補讀取方式、及利用1個的非揮發性記憶體單元來進行1位元的資訊的記憶之參照電流讀取方式的點。
互補讀取方式是使用被連接至共通的字元線WL之重寫可能的1對的非揮發性記憶體單元作為雙單元。在圖6的記憶體陣列24中，代表性地顯示被連接至共通的字元線WL之1對的記憶格MC1，MC2。同樣，在記憶體陣列22中，代表性地顯示被連接至共通的字元線 WL之1對的記憶格MC3，MC4。此說明書中，將記憶格MC1，MC3稱為正單元，將記憶格MC2，MC4稱為負單元。
在構成雙單元的記憶格MC1，MC2中，各記憶閘MG是被連接至對應的共通的記憶閘選擇線MGL，各控制閘CG是被連接至對應的共通的字元線WL。各記憶格的源極是被連接至共通的源極線SL。記憶格MC1，MC2是更以列單位來分別連接至對應的副位元線SBL。
參照電流讀取方式是分別在記憶格MC1~MC4儲存1位元的資料。此情況，無正單元與負單元的區別。
階層讀出放大器帶23是包含：讀出放大器SA、讀出列選擇器25、及副位元線選擇器26U，26D。
讀出放大器SA是具備第1及第2輸入節點，藉由放大被連接至第1輸入節點的第1輸出訊號線CBLU中所流動的電流與被連接至第2輸入節點的第2輸出訊號線CBLU中所流動的電流的差，來輸出兩電流值的比較結果(以下，亦將第1輸出訊號線CBLU稱為上側的輸出訊號線，亦將第2輸出訊號線CBLD稱為下側的輸出訊號線)。讀出放大器SA的輸出訊號是經由延伸於列方向的讀出系主位元線RMBL來傳達至輸出緩衝器(OBUF)34。輸出緩衝器34是被連接至高速匯流排HBUS之中的資料匯流排HBUS-D。輸出緩衝器34是經由此高速資料匯流排HBUS-D來將讀出放大器SA的輸出予以輸出至圖 1的CPU2或DMAC3等。
讀出列選擇器25是包含複數的PMOS電晶體51U~54U，51D~54D，藉由切換此等的PMOS電晶體，作為進行各副位元線SBL與上述的輸出訊號線CBLU，CBLD的連接切換之連接切換部的機能(以下，亦將上述那樣作為開關使用的MOS電晶體稱為MOS電晶體開關)。基本上，被使用在上側的記憶體陣列22的副位元線SBL是經由PMOS(Positive-channel MOS)電晶體開關(51U，53U；52U，54U等)來連接至上側的輸出訊號線CBLU。同樣，被使用在下側的記憶體陣列24的副位元線SBL是經由PMOS電晶體開關(51D，53D；52D，54D等)來連接至下側的輸出訊號線CBLD。
而且，讀出列選擇器25是包含：在互補讀取方式時，用以將負單元連接至與上述的基本的情況的連接端相反的輸出訊號線(CBLU或CBLD)之PMOS電晶體開關55U，55D。例如，在讀出藉由記憶格MC1，MC2所構成的雙單元的資料時，記憶格MC1是經由PMOS電晶體開關53D，51D來連接至下側的輸出訊號線CBLD。記憶格MC2是經由PMOS電晶體開關54D，55D來連接至上側的輸出訊號線CBLU。同樣，在讀出藉由記憶格MC3，MC4所構成的雙單元的資料時，記憶格MC3是經由PMOS電晶體開關53U，51U來連接至上側的輸出訊號線CBLU。記憶格MC4是經由PMOS電晶體開關54U，55U來連接至下側的輸出訊號線CBLD。
在參照電流讀取方式時，上述的PMOS電晶體開關55U，55D是常時成為OFF狀態。例如，讀出設在下側的記憶體陣列24的記憶格MC2的資料時，記憶格MC2是經由MOS電晶體開關54D，52D來連接至下側的輸出訊號線CBLD。上側的輸出訊號線CBLU是被連接至未圖示參照電流源。此時，MOS電晶體開關52U，54U也形成ON狀態，藉此設在記憶格MC4的副位元線SBL也被連接至上側的輸出訊號線CBLU。此理由是因為在上側的輸出訊號線CBLU也附加與被連接至下側的輸出訊號線CBLD的副位元線SBL的配線電容同等的配線電容。
副位元線選擇器26U，26D是包含複數的NMOS(Negative-channel MOS)電晶體開關60U，60D，藉由切換此等的NMOS電晶體開關60U，60D的開啟及關閉(ON/OFF)，對於寫入系主位元線WMBL選擇性地連接所對應的副位元線SBL。具體而言，設在記憶體陣列22的副位元線SBL是經由對應的主位元線WMBL及NMOS電晶體開關60U來連接。設在記憶體陣列24的副位元線SBL是經由對應的主位元線WMBL及NMOS電晶體開關60D來連接。第1實施形態的情況，副位元線選擇器26U，26D是只在資料寫入時被使用，在資料讀出時是不被使用。
第1行解碼器(RDEC1)30是包含用以選擇性地活化字元線WL的驅動器180。第2行解碼器(RDEC2)31是包含用以選擇性地活化記憶閘線MGL的 驅動器182、及用以選擇性地活化源極線SL的驅動器183。第2行解碼器31是更包含用以選擇性地活化控制副位元線選擇器26U，26D的控制訊號線ZL的驅動器183。此控制訊號線ZL是被連接至設在副位元線選擇器26U，26D的NMOS電晶體開關60U，60D的閘極。第1行解碼器30及第2行解碼器31的選擇動作在讀出存取是按照被供給至圖1的高速存取埠(HACSP)15的位址資訊等，在資料的寫入動作及初期化動作(消去動作)是按照被供給至圖1的低速存取埠(LACSP)14的位址資訊等。
快閃記憶體模組6是更包含：輸出入緩衝器(IOBUF)33、主位元線電壓控制電路39、列解碼器(CDEC)32、重寫列選擇器38、較驗電路37、電源電路(VPG)35、及時機產生器(TMG)36。
輸出入緩衝器(IOBUF)33是經由低速存取埠(LASCP)14來與周邊匯流排(PBUS)13之中的資料匯流排PBUS-D(以下亦稱為周邊資料匯流排PBUS-D)連接。輸出入緩衝器33是經由周邊資料匯流排PBUS-D來接受寫入資料。輸出入緩衝器33是更將較驗讀出放大器VSA的判定結果輸出至周邊資料匯流排PBUS-D。
主位元線電壓控制電路39是包含分別對應於寫入系主位元線WMBL而設的複數的程式閂鎖電路PRGL。程式閂鎖電路PRGL是保持經由輸出入緩衝器33而供給的寫入資料。資料寫入時，在寫入系主位元線 WMBL中，按照被保持於所對應的程式閂鎖電路PRGL的資料(“1”或“0”)之寫入電流會選擇性地流動。
列解碼器(CDEC)32是按照被供給至圖1的低速存取埠(LACSP)14的位址資訊等來產生用以選擇寫入系主位元線WMBL的控制訊號等。
重寫列選擇器38是包含：用以選擇性地連接各寫入系主位元線WMBL與較驗讀出放大器VSA的NMOS電晶體開關80B、及用以選擇性地連接輸出入緩衝器33與程式閂鎖電路PRGL的NMOS電晶體開關80L。NMOS電晶體開關80B，80L是按照來自列解碼器32的控制訊號，切換成開啟(ON)或關閉(OFF)。藉由NMOS電晶體開關80L開啟，寫入資料會從輸出入緩衝器33輸入至對應的程式閂鎖電路PRGL。
較驗電路37是藉由判定寫入對象的記憶格的資料與被保持於程式閂鎖電路PRGL的寫入資料是否一致，而來判定所望的資料是否被寫入至寫入對象的記憶格。較驗電路37是包含用以讀出寫入對象的記憶格的資料之較驗讀出放大器VSA。較驗讀出放大器VSA是藉由重寫列選擇器38的選擇動作(亦即，藉由對應的NMOS電晶體開關80B開啟)，與對應於寫入對象的記憶格之寫入系主位元線WMBL連接。
電源電路(VPG)35是產生讀出、寫入、初期化(消去)所必要的各種動作電壓。被產生的複數的電壓之中，電源電壓(電源節點VDD的電壓)是半導體裝 置內的CMOS電路的電源電壓。賦予上述的記憶閘MG、控制閘CG、源極線SL、阱(WELL)、位元線BL的電壓是按照快閃定序器7的控制，在電源電路(VPG)35產生而供給。
時機產生器(TMG)36是按照從圖1的CPU2等供給至高速存取埠(HACSP)15的存取選通脈衝訊號、從快閃定序器(FSQC)7供給至高速存取埠15的存取指令等，產生規定內部動作時機的內部控制訊號。快閃記憶體16的控制部是藉由圖1的快閃定序器(FSQC)7及時機產生器36所構成。
(讀出系電路的詳細)
圖7是表示圖6的階層讀出放大器帶的詳細的構成的圖。具體而言，圖7是顯示在圖6的階層讀出放大器帶23之中，讀出放大器SA、讀出列選擇器25、及下側的副位元線選擇器26D的構成、以及下側的記憶體陣列24的第m行的構成。而且，在圖6中，設在讀出列選擇器25與副位元線選擇器26D之間的充放電電路27D的構成也被顯示。另外，在圖7中雖未圖示，但實際在讀出列選擇器25與上側的副位元線選擇器26U之間也設有與充放電電路27D同樣的構成的充放電電路27U。
在圖7中代表性地顯示4條的寫入系主位元線WMBL0~WMBL3、設在上側的記憶體陣列22的8條的副位元線SBL_U0~SBL_U7、設在下側的記憶體陣列 24的8條的副位元線SBL_D0~SBL_D7、及1條的讀出系主位元線RMBL0。在圖7中雖未圖示，但在實際的記憶格模組6中，此等的位元線會重複於行方向而設。
副位元線SBL是對於1條的寫入系主位元線WMBL，按每個記憶體陣列各分配2條。具體而言，在下側的記憶體陣列24中，對寫入系主位元線WMBLi(i=0~3)分配副位元線SBL_D2×i，SBL_D2×i+1。在上側的記憶體陣列22中，對寫入系主位元線WMBLi(i=0~3)分配副位元線SBL_U2×i，SBL_U2×i+1。
在互補讀取方式時，被連接至彼此不同的副位元線SBL，且被連接至共通的字元線WL之記憶格彼此間會構成雙單元。具體而言，圖7的情況，被連接至副位元線SBL_D0，SBL_D4的記憶格之中，被連接至共通的字元線WL之記憶格彼此間會構成雙單元。同樣，被連接至副位元線SBL_Di，SBL_Di+4(i=0~3)的記憶格彼此間會構成雙單元。被連接至副位元線SBL_D0~SBL_D3的記憶格是作為正單元使用，被連接至SBL_D4~SBL_D7的記憶格是作為負單元使用。有關設在上側的記憶體陣列22的記憶格也同樣。
副位元線選擇器26D是包含：分別對應於副位元線SBL_D0~SBL_D7的NMOS電晶體開關60D0~60D7、及控制訊號線ZL_D0，ZL_D1。各NMOS電晶體開關60D0~60D7是被連接至對應的副位元線SBL與對應的副位元線SBL所被分配的寫入系主位元線WMBL之 間。控制訊號線ZL_D0是被連接至第偶數號的NMOS電晶體開關60D0，60D2，60D4，60D6的閘極，控制訊號線ZL_D1是被連接至第奇數號的NMOS電晶體開關60D1，60D3，60D5，60D7的閘極。
充放電電路27D是包含：個別地對應於第偶數號的副位元線SBL_D0，SBL_D2，SBL_D4，SBL_D6的複數的PMOS電晶體開關58D0、及個別地對應於第奇數號的副位元線SBL_D1，SBL_D3，SBL_D5，SBL_D7的複數的PMOS電晶體開關58D1、及控制訊號線CH_D0N，CH_D1N。各PMOS電晶體開關58D0或58D1是被連接至對應的副位元線SBL與電源節點VDD之間。控制訊號線CH_D0N是被連接至第偶數號的PMOS電晶體58D0的閘極，控制訊號線CH_D1N是被連接至第奇數號的PMOS電晶體58D1的閘極。
充放電電路27D是更包含：個別地對應於第偶數號的副位元線SBL_D0，SBL_D2，SBL_D4，SBL_D6的複數的NMOS電晶體開關59D0、及個別地對應於第奇數號的副位元線SBL_D1，SBL_D3，SBL_D5，SBL_D7的複數的NMOS電晶體開關59D1、及控制訊號線DC_D0，DC_D1。各NMOS電晶體開關59D0或59D1是被連接至對應的副位元線SBL與接地節點VSS之間。控制訊號線DC_D0是被連接至第偶數號的NMOS電晶體59D0的閘極，控制訊號線DC_D1是被連接至第奇數號的各NMOS電晶體59D1的閘極。
充放電電路27U的構成是相當於在上述的充放電電路27D的構成的說明中，將添加字的D置換成U者，因此不重複說明。
讀出列選擇器25是包含用以將設於下側的記憶體陣列24的副位元線SBL_D0~SBL_D7選擇性地連接至下側的輸出訊號線CBLD的PMOS電晶體開關51D，52D，53D0~53D3，54D0~54D3。而且，讀出列選擇器25是包含用以將設於上側的記憶體陣列22的副位元線SBL_U0~SBL_U7選擇性地連接至上側的輸出訊號線CBLU的PMOS電晶體開關51U，52U，53U0~53U3，54U0~54U3。
上述的PMOS電晶體開關的具體的連接關係是如其次般。首先，PMOS電晶體開關53D0~53D3是分別對應於副位元線SBL_D0~D3，分別連接至對應的副位元線SBL與共通節點62D之間。PMOS電晶體開關51D是連接至共通節點62D與下側的輸出訊號線CBLD之間。PMOS電晶體開關54D0~54D3是分別對應於副位元線SBL_D4~D7，分別連接至對應的副位元線SBL與共通節點63D之間。PMOS電晶體開關52D是連接至共通節點63D與下側的輸出訊號線CBLD之間。
同樣，PMOS電晶體開關53U0~53U3是分別對應於副位元線SBL_U0~U3，分別連接至對應的副位元線SBL與共通節點62U之間。PMOS電晶體開關51U是連接至共通節點62U與上側的輸出訊號線CBLU之間。 PMOS電晶體開關54U0~54U3是分別對應於副位元線SBL_U4~U7，分別連接至對應的副位元線SBL與共通節點63U之間。PMOS電晶體開關52U是連接至共通節點63U與上側的輸出訊號線CBLU之間。
讀出列選擇器25更包含用以切換上述的PMOS電晶體開關的開啟及關閉(ON/OFF)的控制訊號線YRB_D0N，YRB_D1N，YRA_D0N~YRA_D3N，YRB_U0N，YRB_U1N，YRA_U0N~YRA_U3N。具體而言，控制訊號線YRB_D0N，YRB_D1N是分別連接至PMOS電晶體開關51D，52D的閘極。控制訊號線YRA_DiN(i=0~3)是被連接至PMOS電晶體開關53Di及54Di的閘極。之所以各控制訊號線YRA_DiN連接至2個的PMOS電晶體開關53Di，54Di，是為了同時選擇對應於雙單元的2條的副位元線SBL。
同樣，控制訊號線YRB_U0N，YRB_U1N是分別連接至PMOS電晶體開關51U，52U的閘極。控制訊號線YRA_UiN(i=0~3)是被連接至PMOS電晶體開關53Ui及54Ui的閘極。
讀出列選擇器25是更包含：定電流源CS1，CS2、及用以分別切換此等的定電流源CS1，CS2與上側的輸出訊號線CBLU的連接之NMOS電晶體開關56U，57U、及用以分別切換此等的定電流源CS1，CS2與下側的輸出訊號線CBLD之間的連接之NMOS電晶體開關56D，57D。PMOS電晶體56U，56D是分別連接至共通節 點62U，62D與定電流源CS1之間。PMOS電晶體57U，57D是分別連接至共通節點63U，63D與定電流源CS2之間。讀出列選擇器25是更包含：被連接至NMOS電晶體開關56U，57U的閘極之控制訊號線REF_U、及被連接至NMOS電晶體開關56D，57D的閘極之控制訊號線REF_D。
上述的電流源CS1，CS2是例如藉由定電壓被施加於閘極的NMOS電晶體所構成。另外，亦可在各記憶體陣列內設置相當於電流源CS1，CS2的參照單元，以能夠比較流動於參照單元的電流及流動於讀出對象的記憶格的電流之方式構成階層讀出放大器帶23。
讀出列選擇器25是更包含：用以切換下側的記憶體陣列24的負單元與上側的輸出訊號線CBLU的連接之PMOS電晶體開關55D、及用以切換上側的記憶體陣列22的負單元與下側的輸出訊號線CBLD的連接之PMOS電晶體開關55U。PMOS電晶體開關55D是被連接至共通節點63D與上側的輸出訊號線CBLU之間，PMOS電晶體開關55U是被連接至共通節點63U與下側的輸出訊號線CBLD之間。
另外，在上述的控制訊號線的表記中，參照符號的末尾為N時，意味該控制訊號線是藉由低水準(L水準)的訊號來活化，被連接至該被活化的控制訊號線之PMOS電晶體開關會形成ON狀態。在上述的控制訊號線的表記中，參照符號的末尾不是N時，意味該控制訊號線 是藉由高水準(H水準)的訊號來活化，被連接至該被活化的控制訊號線之NMOS電晶體開關會形成ON狀態。
(有關參照電流讀取方式的記憶格電流及參照電流的路徑)
其次，參照圖7說明有關在參照電流讀取方式中，讀出記憶格MC1的資料時的單元電流Ic的路徑及參照電流Iref的路徑。
在讀出記憶格MC1的資料時，被連接至記憶格MC1的控制閘之字元線WLm會被活化成H水準。而且，藉由使控制訊號線YRA_D0N，YRB_D0N活化來使單元電流Ic產生。單元電流Ic是從讀出放大器SA依序經由輸出訊號線CBLD、PMOS電晶體開關51D，53D0、副位元線SBL_D0、記憶格MC1來流動於至源極線SL的方向。在資料讀出時，源極線SL是被連接至接地節點VSS。
為了使參照電流Iref產生，而使控制訊號線YRB_U0N，REF_U活化。參照電流Iref是從讀出放大器SA依序經由輸出訊號線CBLU、PMOS電晶體開關51U，56U、電流源CS1來流動於至接地節點VSS的方向。藉由電流源CS1來調整參照電流Iref的大小。
在使參照電流Iref產生時，更藉由活化控制訊號線YRA_U0N來開啟PMOS電晶體開關53U0。藉此，副位元線SBL_U0的配線電容會被附加於電流源側 CS1側的輸出訊號線CBLU。副位元線SBL_U0的配線電容是與被連接至記憶格MC1的副位元線SBL_D0的配線電容大致相同的值。因此，可使讀出放大器SA的第1輸入節點的負荷與第2輸入節點的負荷形成大致相等，所以單元電流Ic與參照電流Iref的正確的比較(亦即，記憶格MC1的資料的正確的檢測)成為可能。
讀出放大器SA是放大單元電流Ic與參照電流Iref的差。讀出放大器SA的輸出訊號是經由讀出系主位元線RMBL0來傳達至輸出緩衝器OBUF。
另外，參照電流讀取方式時，控制訊號線YRB_U1CN，YRB_D1CN是經常被維持於非活性狀態(H水準)。亦即，PMOS電晶體開關55U，55D是經常為OFF狀態。
(有關互補讀取方式的記憶格電流的路徑)
圖8是表示在圖7的電路構成中，互補讀取方式時的記憶格電流的路徑的圖。在圖8中顯示將構成雙單元的記憶格MC1，MC2的資料讀出時，流動於記憶格MC1的單元電流Ic1的路徑、及流動於記憶格MC2的單元電流Ic2的路徑。
在讀出記憶格MC1，MC2的資料時，被共通連接至記憶格MC1，MC2的字元線WLm會被活化。在此狀態下，藉由使控制訊號線YRA_D0N，YRB_D0N，YRB_D1CN活化，使單元電流Ic1及Ic2產生。單元電流 Ic1是從讀出放大器SA依序經由輸出訊號線CBLD、PMOS電晶體開關51D，53D0、副位元線SBL_D0、記憶格MC1來流動於至源極線SL的方向。單元電流Ic2是從讀出放大器SA依序經由輸出訊號線CBLU、PMOS電晶體開關55D，54D0、副位元線SBL_D4、記憶格MC2來流動於至源極線SL的方向。在資料讀出時，源極線SL是被連接至接地節點VSS。
讀出放大器SA是放大單元電流Ic1與單元電流Ic2的差。讀出放大器SA的輸出訊號是經由讀出系主位元線RMBL0來傳達至輸出緩衝器OBUF。
另外，互補讀取方式時，控制訊號線REF_U，REF_D是經常被非活化於L水準，控制訊號線YRB_U1N，YRB_D1N是經常被非活化於H水準。亦即，NMOS電晶體56U，56D，57U，57D及PMOS電晶體52U，52D是常時為OFF狀態。
(有關階層讀出放大器帶的控制訊號線的驅動電路)
圖9是表示用以驅動圖7的階層讀出放大器帶的各控制訊號線的驅動電路的構成的圖。圖9(A)是表示有關圖6的上側的記憶體陣列22的讀出及寫入的控制訊號線用的驅動電路的構成，圖9(B)是表示有關圖6的下側的記憶體陣列24的讀出及寫入的控制訊號線用的驅動電路。
圖9(A)及(B)的輸入訊號之中，控制訊 號CMPLON是用以區別讀出及寫入對象的記憶格為互補讀取方式或參照電流讀取方式的訊號，從圖1的快閃定序器(FSQC)7供給。互補讀取方式時，控制訊號CMPLON是成為H水準(“1”)，參照電流讀取方式時，控制訊號CMPLON是成為L水準(“0”)。
其他的輸入訊號是根據來自快閃定序器(FSQC)7的控制訊號、及來自圖6的時機產生器36的控制訊號、及被輸入至輸出入緩衝器(IOBUF)33的位址，而藉由列解碼器(CDEC)32所產生。尤其，控制訊號YRA_U0~3_in，YRA_D0~3_in是根據下位位址的列選擇訊號，控制訊號YRB_U0~3_in，YRB_D0~3_in是根據上位位址的列選擇訊號。
參照圖9(A)，被供給至控制訊號線ZL_U0，ZL_U1，DC_U0，DC_U1的訊號是分別藉由控制訊號ZL_U0_in，ZL_U1_in，DC_U0_in，DC_U1_in利用緩衝器101，102，105，106來放大而產生。同樣，參照圖9(B)，被供給至控制訊號線ZL_D0，ZL_D1，DC_D0，DC_D1的訊號是分別藉由控制訊號ZL_D0_in，ZL_D1_in，DC_D0_in，DC_D1_in利用緩衝器127，128，125，126來放大而產生。
參照圖9(A)，被供給至控制訊號線CH_U0N，CH_U1N，YRA_U0N~YRA_U3N，YRB_U0N的訊號是分別藉由控制訊號CH_U0_in，CH_U1_in，YRA_U0_in~YRA_U3_in，YRB_U0_in利用反相器 (Inverter)103，104，107~110，112來反轉放大而產生。同樣，參照圖9(B)，被供給至控制訊號線CH_D0N，CH_D1N，YRA_D0N~YRA_D3N，YRB_D0N的訊號是分別藉由控制訊號CH_D0_in，CH_D1_in，YRA_D0_in~YRA_D3_in，YRB_D0_in利用反相器123，124，119~122，115來反轉放大而產生。
參照圖9(A)，被供給至控制訊號線REF_U，YRB_U1N，YRB_U1CN的訊號是分別藉由邏輯閘111，113，114來產生。具體而言，邏輯閘111是在CMPLON=“0”(參照電流讀取方式)時，將放大控制訊號REF_U_in後的訊號輸出至控制訊號線REF_U。邏輯閘111是在CMPLON=“1”(互補讀取方式)時，不依控制訊號REF_U_in，輸出L水準(“0”)的訊號，藉此非活化控制訊號線REF_U。
邏輯閘113是在CMPLON=“0”(參照電流讀取方式)時，將反轉放大控制訊號YRB_U1_in後的訊號輸出至控制訊號線YRB_U1N。邏輯閘113是在CMPLON=“1”(互補讀取方式)時，不依控制訊號YRB_U1_in，輸出H水準(“1”)的訊號，藉此非活化控制訊號線YRB_U1N。
邏輯閘114是在CMPLON=“0”(參照電流讀取方式)時，不依控制訊號YRB_U1_in，輸出H水準(“1”)的訊號，藉此非活化控制訊號線YRB_U1CN。邏輯閘114是在CMPLON=“1”(互補讀取方式)時，將反轉 放大控制訊號YRB_U0_in後的訊號輸出至控制訊號線YRB_U1CN。
同樣，參照圖9(B)，被供給至控制訊號線REF_D，YRB_D1N，YRB_D1CN的訊號是分別藉由邏輯閘118，116，117所產生。具體而言，邏輯閘118是在CMPLON=“0”(參照電流讀取方式)時，將放大控制訊號REF_D_in後的訊號輸出至控制訊號線REF_D。邏輯閘118是在CMPLON=“1”(互補讀取方式)時，不依控制訊號REF_D_in，輸出L水準(“0”)的訊號，藉此非活化控制訊號線REF_D。
邏輯閘116是在CMPLON=“0”(參照電流讀取方式)時，將反轉放大控制訊號YRB_D1_in後的訊號輸出至控制訊號線YRB_D1N。邏輯閘116是在CMPLON=“1”(互補讀取方式)時，不依控制訊號YRB_D1_in，輸出H水準(“1”)的訊號，藉此非活化控制訊號線YRB_D1N。
邏輯閘117是在CMPLON=“0”(參照電流讀取方式)時，不依控制訊號YRB_D1_in，輸出H水準(“1”)的訊號，藉此非活化控制訊號線YRB_D1CN。邏輯閘117是在CMPLON=“1”(互補讀取方式)時，將反轉放大控制訊號YRB_D0_in後的訊號輸出至控制訊號線YRB_D1CN。
(控制訊號CMPLON的產生電路的一例)
圖10是表示圖9的控制訊號CMPLON的產生電路的一例圖。圖10所示的電路是設在圖6的快閃定序器(FSQC)7。此電路是包含複數的寄存器130、及比較器131。
複數的寄存器130是用以預先儲存構成圖6的記憶墊20的複數的記憶體陣列之中所欲利用在互補讀取方式的領域的位址資訊者。比較器131是比較從外部輸入的位址資訊ADDR與被儲存於複數的寄存器130的位址資訊，當兩者一致時，設定(assert)控制訊號CMPLON。可藉由圖10的電路來判定存取端的領域設為參照電流讀取方式或互補讀取方式。藉由配置複數個此電路，有關複數的領域，可判定設為參照電流讀取方式或互補讀取方式。
另外，在參照電流讀取方式及互補讀取方式，需要變更讀出時機等時，可根據CMPLON訊號來變更在圖6的時機產生器36中所被產生的讀取時機訊號，藉此可形成安定的讀出。
(讀出放大器的構成例)
圖11是表示圖7及圖8的讀出放大器的構成例的電路圖。參照圖11，讀出放大器SA是包含：PMOS電晶體140~144、NMOS電晶體145~147、選擇器149、及3狀態緩衝器149。
PMOS電晶體142是被連接至圖6說明的第1 輸出訊號線CBLU與第2輸出訊號線CBLD之間。PMOS電晶體140，141是在第1輸出訊號線CBLU與第2輸出訊號線CBLD之間彼此串聯且與PMOS電晶體142並聯。PMOS電晶體140，141的連接節點是被連接至電源節點VDD。在PMOS電晶體140，141，142的閘極是被賦予預充電訊號PC。
PMOS電晶體143是源極被連接至電源節點VDD，汲極被連接至輸出訊號線CBLD，閘極被連接至輸出訊號線CBLU。PMOS電晶體144是源極被連接至電源節點VDD，汲極被連接至輸出訊號線CBLU，閘極被連接至輸出訊號線CBLD。
NMOS電晶體145是源極被連接至節點135，汲極被連接至輸出訊號線CBLD，閘極被連接至輸出訊號線CBLU。NMOS電晶體146是源極被連接至節點135，汲極被連接至輸出訊號線CBLU，閘極被連接至輸出訊號線CBLD。NMOS電晶體147是汲極被連接至節點135，源極被連接至接地節點VSS。在MOS電晶體147的閘極是被輸入感應致能訊號SEN。
藉由上述的PMOS電晶體143，144及NMOS電晶體145，146來構成組合2個反相器的閂鎖電路136。藉由感應致能訊號SEN成為H水準(“1”)，閂鎖電路136會動作，輸出訊號線CBLU，CBLD間的電位差會被放大。
選擇器148是按照從快閃定序器(FSQC)7 輸出的選擇訊號SELU，在選擇訊號SELU為“0”時，輸出上側的輸出訊號線CBLU的電位，在選擇訊號SELU為“1”時，輸出下側的輸出訊號線CBLD的電位。
3狀態緩衝器149是當感應致能訊號SEN為H水準(“1”)時，將放大選擇器148的輸出訊號後的訊號輸出至讀出系主位元線RMBL。3狀態緩衝器149的輸出節點是當感應致能訊號SEN為L水準(“1”)時形成高阻抗。
上述的構成的讀出放大器SA的動作的詳細是參照圖14及圖15後述，但概略是如其次般。首先，預先使預充電訊號PC形成活性狀態(L水準)，將輸出訊號線CBLU，CBLD預充電成電源電位的狀態下，在各輸出訊號線電性連接讀出對象的記憶格或參照電流源。其次，一旦將預充電訊號PC形成H水準，則單元電流的大小會按照被儲存於讀出對象的記憶格的資料而不同，因此在上側的輸出訊號線CBLU的電位及下側的輸出訊號線CBLD的電位產生差。其次，藉由使感應致能訊號SEN變化成H水準，使閂鎖電路136的動作開始。此結果，上述的輸出訊號線CBLU，CBLD間的電位差會被放大。藉由選擇器148而選擇的一方的輸出訊號線的電位是經由3狀態緩衝器149來輸出至讀出系主位元線RMBL。
(輸出緩衝器的構成例)
圖12是表示圖6的輸出緩衝器的構成例的電路圖。 在圖12中代表性地顯示2條的讀出系主位元線RMBL0，RMBL1。
參照圖12，輸出緩衝器(OBUF)34是包含：分別對應於讀出系主位元線RMBL0，RMBL1，...的PMOS電晶體150_0，150_1，...、及分別對應於讀出系主位元線RMBL0，RMBL1的緩衝器151_0，151_1，...。
PMOS電晶體150是被連接至電源節點VDD與對應的讀出系主位元線RMBL之間。在各PMOS電晶體150的閘極是控制訊號SEN_OR會被共通給予。當控制訊號SEN_OR為L水準時，由於各PMOS電晶體150是ON狀態，因此讀出系主位元線是被充電成電源電位。當控制訊號SEN_OR為H水準時，各讀出系主位元線RMBL的電位是等於對應的圖11的讀出放大器SA的輸出訊號電位。緩衝器151是將從各讀出放大器SA輸出至對應的讀出系主位元線RMBL的訊號電位放大而輸出至高速匯流排(HBUS)之中對應的資料匯流排(HBUS-D0，HBUS-D1，...)。
圖13是表示產生圖12的控制訊號SEN_OR的電路的一例圖。圖13的電路是設在快閃定序器(FSQC)7。具體而言，圖13的電路是包含OR閘極290，291、及延遲電路292。
OR閘極290是接受分別被輸入至讀出放大器SA的感應致能訊號SEN0~SENn，該讀出放大器SA是分別對應於讀出系主位元線RMBL0~RMBLn而設。OR閘 極290是輸出此等的感應致能訊號SEN0~SENn的邏輯和。
延遲電路292是依附連接複數的緩衝器。OR閘極291是以OR閘極290的輸出訊號與藉由延遲電路292來使此輸出訊號延遲的訊號的邏輯和作為控制訊號SEN_OR輸出。
(在參照電流讀取方式的讀出動作)
圖14是表示參照電流讀取方式的讀出動作的一例的時間圖。以下，主要參照圖6、圖7、圖14，說明有關在參照電流讀取方式時，設在記憶體陣列24的記憶格MC1的資料讀出的程序。以下的說明是在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)。
首先，在圖14的時刻t1，切換位址資訊。在時刻t2，圖1的快閃定序器(FSQC)7是輸出位址取入訊號，回應此訊號，輸出入緩衝器(IOBUF)33取入位址資訊。被取入的位址資訊是在列解碼器32及行解碼器30，31中被解碼。
在時刻t3，設於行解碼器30，31的驅動器是根據位址訊號來活化記憶格MC1的資料讀出所必要的控制訊號線。具體而言，如其次般。
(i)供給至控制訊號線DC_U0，DC_D0的放電訊號是被切換成非活性狀態(L水準)，控制訊號線DC_U1，DC_D1是維持活性狀態(H水準)不動。另一方 面，供給至控制訊號線CH_U0N，CH_D0N的充電訊號是被切換成活性狀態(L水準)，控制訊號線CH_U1N，CH_D1N是維持非活性狀態(H水準)不動。藉此，至少連接讀出對象的記憶格MC1的副位元線SBL_D0及上側的記憶體陣列22的同列的副位元線SBL_U0是被預充電成電源電位，鄰接的副位元線SBL_D1，SBL_U1是被維持於接地電位。藉此，使鄰接的副位元線SBL作為接地屏蔽機能，可防止不所望的電容耦合所造成的誤動作。
(ii)控制訊號線YRA_U0N，YRA_D0N，YRB_U0N，YRB_D0N是被切換成活性狀態(L水準)。藉此，對應於記憶格MC1的列的副位元線SBL_D0，SBL_U0會分別被電性連接至輸出訊號線CBLD，CBLU。另外，被使用在互補讀取方式的情況之控制訊號線YRB_U1CN，YRB_D1CN是維持非活性狀態(H水準)不動。
(iii)藉由使控制訊號線REF_U形成活性狀態(H水準)，電流源CS1會被電性連接至上側的輸出訊號線CBLU。
(iv)被連接至讀出對象的記憶格MC1的字元線WLm會被切換成活性狀態(H水準)。
(v)將設在下側的記憶體陣列的記憶格MC1的資料讀出時，供給至讀出放大器SA的選擇器148(參照圖11)的選擇訊號SELU是被設定成L水準(“0”)。
在其次的時刻t4，從快閃定序器(FSQC)7 供給至讀出放大器SA的預充電訊號PC會變化成非活性狀態(H水準)，且從行解碼器30，31的驅動器供給至控制訊號線CH_U0N，CH_D0N的充電訊號會變化成非活性狀態(H水準)。此結果，單元電流Ic會從下側的輸出訊號線CBLD往記憶格MC1的方向流動，參照電流Iref會從上側的輸出訊號線CBLU往電流源CS1的方向流動。由於在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，所以單元電流Ic是比參照電流Iref小。因此，上側的輸出訊號線CBLU的電位要比下側的輸出訊號線CBLD的電位更低。
在其次的時刻t5，快閃定序器(FSQC)7是使輸出至讀出放大器SA的感應致能訊號SEN變化成活性狀態(H水準)。藉此，圖11的NMOS電晶體147會開啟，因此閂鎖電路136會開始動作。閂鎖電路136放大輸出訊號線CBLU，CBLD間的電位差的結果，上側的輸出訊號線CBLU的電位是降低至接地電位(VSS)，下側的輸出訊號線CBLD的電位是上昇至電源電位(VDD)。上側的輸出訊號線CBLU的電位是經由選擇器148及3狀態緩衝器來輸出至讀出系主位元線RMBL。
而且，在時刻t5，藉由感應致能訊號SEN活化，被輸出至輸出緩衝器(OBUF)34的控制訊號SEN_OR也變化成活性狀態(H水準)。藉此，從讀出放大器SA輸出至讀出系主位元線RMBL的電壓訊號是經由讀出系主位元線RMBL來傳達至輸出緩衝器(OBUF) 34，從輸出緩衝器34輸出至高速匯流排(HBUS)之中的對應的資料匯流排。
(在互補讀取方式的讀出動作)
圖15是表示互補讀取方式的讀出動作的一例的時間圖。以下，主要參照圖6、圖8、圖15，說明有關在互補讀取方式時，讀出藉由設在記憶體陣列24的記憶格MC1，MC2所構成的雙單元的資料的程序。以下的說明是在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，在記憶格MC2中寫入資料“1”(臨界值電壓低的狀態)。
首先，在圖15的時刻t1，切換讀出位址，在時刻t2，從快閃定序器(FSQC)7輸出位址取入訊號的點是與圖14的情況同樣。
在時刻t3，設在行解碼器30，31的驅動器是根據位址訊號來活化記憶格MC1，MC2的資料讀出所必要的控制訊號線。具體而言，如其次般。
(i)供給至控制訊號線DC_U0，DC_D0的放電訊號是被切換成非活性狀態(L水準)，控制訊號線DC_U1，DC_D1是維持活性狀態(H水準)不動。另一方面，供給至控制訊號線CH_U0N，CH_D0N的充電訊號是被切換成活性狀態(L水準)，控制訊號線CH_U1N，CH_D1N是維持非活性狀態(H水準)不動。藉此，至少連接讀出對象的記憶格MC1，MC2的副位元線SBL_D0，SBL_D4及上側的記憶體陣列22的同列的副位元線 SBL_U0，SBL_U4是被預充電成電源電位，與該等鄰接的副位元線SBL_D1，SBL_U1，SBL_D3，SBL_U3，SBL_D5，SBL_U5是被維持於接地電位。
(ii)控制訊號線YRA_D0N，YRB_D0N，YRB_D1CN是被切換成活性狀態(L水準)。藉此，分別被連接至記憶格MC1，MC2的副位元線SBL_D0，SBL_D4會分別被電性連接至輸出訊號線CBLD，CBLU。
(iii)控制訊號線REF_U，REF_D是被維持於非活性狀態(L水準)，因此電流源CS1，CS2是未被電性連接至輸出訊號線CBLU，CBLD。
(iv)被共通連接至讀出對象的記憶格MC1，MC2的字元線WLm會被切換成活性狀態(H水準)。
(v)將設在下側的記憶體陣列的記憶格MC1的資料讀出時，被供給至讀出放大器SA的選擇器148(參照圖11)的選擇訊號SELU是被設定成L水準(“0”)。
在其次的時刻t4，從快閃定序器(FSQC)7供給至讀出放大器SA的預充電訊號PC會變化成非活性狀態(H水準)，且從行解碼器30，31的驅動器供給至控制訊號線CH_U0N，CH_D0N的充電訊號會變化成非活性狀態(H水準)。此結果，單元電流Ic1會從下側的輸出訊號線CBLD往記憶格MC1的方向流動，單元電流Ic2會從上側的輸出訊號線CBLU往記憶格MC2的方向流 動。在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，在記憶格MC2中寫入資料“1”(臨界值電壓低的狀態)，所以單元電流Ic1是比單元電流Ic2小。因此，上側的輸出訊號線CBLU的電位要比下側的輸出訊號線CBLD的電位更低。
在其次的時刻t5中，快閃定序器(FSQC)7是使輸出至讀出放大器SA的感應致能訊號變化成活性狀態(H水準)。以後的動作是與參照電流讀取方式的情況同樣，因此不重複說明。
(寫入系電路的詳細)
圖16是表示圖6的寫入系路徑的詳細的電路圖。在圖16中，代表性地顯示4條的寫入系主位元線WMBL0~WMBL3。
參照圖16，主位元線電壓控制電路39是包含：分別對應於寫入系主位元線WMBL0~3而設的程式閂鎖電路PRGL0~PRGL3、及寫入系放電電路40。資料寫入時，在寫入系主位元線WMBL中，按照被保持於所對應的程式閂鎖電路PRGL的資料(“1”或“0”)之寫入電流會選擇性地流動。如在圖17後述般，各程式閂鎖電路PRGL是按照從快閃定序器(FSQC)7供給的控制訊號/PPE，WPLS，/RSH，RSW，RSL來動作。
寫入系放電電路40是依據放電訊號DCW0、DCW1來將寫入用主位元線WMBL選擇性地連接至接地 節點VSS的電路。寫入系放電電路40是包含分別對應於寫入系主位元線WMBL0~WMBL3而設的複數的NMOS電晶體83_0~83_3。各NMOS電晶體是被連接至對應的寫入系主位元線WMBL與接地節點VSS之間。在第偶數號的NMOS電晶體83_0，83_2的閘極賦予放電訊號DCW0，在第奇數號的NMOS電晶體83_1，83_3的閘極賦予放電訊號DCW1。
可藉由上述的寫入系放電電路40來使與在資料寫入後的較驗動作中所被選擇的寫入系主位元線WMBL鄰接的寫入系主位元線WMBL形成接地電位。藉此，使與被選擇的寫入系主位元線WMBL鄰接的寫入系主位元線WMBL作為接地屏蔽機能，可防止不所望的電容耦合所造成的誤動作。
重寫列選擇器38是根據寫入位址來選擇輸入寫入資料的程式閂鎖PRGL，且用以選擇與較驗電路37連接的寫入系主位元線WMBL之電路。重寫列選擇器38是包含：輸入訊號線81，82、及列選擇用的NMOS電晶體開關80B0~80B3，80L0~80L3，以及用以將選擇訊號YM0~YM3分別供給至對應的NMOS電晶體開關的閘極之控制訊號線。
NMOS電晶體開關80B0~80B3是分別插入至寫入系主位元線WMBL0~WMBL3。NMOS電晶體開關80L0，80L1是分別對應於程式閂鎖電路PRGL0，PRGL1，被連接至輸入訊號線81與對應的程式閂鎖電路 之間。NMOS電晶體開關80L2，80L3是分別對應於程式閂鎖電路PRGL2，PRGL3，被連接至輸入訊號線82與對應的程式閂鎖電路之間。為了使構成雙單元的互補資料可同時寫入，設有2條輸入訊號線81，82。輸入訊號線81是對應於正單元，輸入訊號線82是對應於負單元。
對應於共通的寫入系主位元線WMBLi(i=0~4)的NMOS電晶體開關80Bi，80Li的閘極是被連接至共通的控制訊號線。被供給至各控制訊號線的選擇訊號(YM0~YM4)是如後述般，從列解碼器32給予。
列解碼器(CDEC)32是包含選擇器88~90及3狀態緩衝器91，92，作為其一部分的構成。
3狀態緩衝器91是當從快閃定序器(FSQC)7輸入的資料轉送致能訊號ENDT為活性狀態(H水準)時，將經由周邊匯流排(PBUS)13的資料匯流排PBUS-D而接受的寫入資料訊號放大而輸出至輸入訊號線81。
選擇器88是當控制訊號CMPLON為H水準(“1”)時(亦即，互補讀取方式時)，輸出將經由周邊匯流排(PBUS)13的資料匯流排PBUS-D而接受的寫入資料訊號反轉後的訊號。選擇器88是當控制訊號CMPLON為L水準(“0”)時(亦即，參照電流讀取方式時)，將經由周邊匯流排(PBUS)13的資料匯流排PBUS-D而接受的寫入資料訊號放大而輸出。
3狀態緩衝器92是當資料轉送致能訊號ENDT為活性狀態(H水準)時，將選擇器88的輸出訊號放大 而供給至輸入訊號線82。因此，當控制訊號CMPLON為H水準(“1”)時(亦即，互補讀取方式時)，在輸入訊號線81，82是互補的寫入資料會被輸入。被輸入至輸入訊號線81的寫入資料是被保持於程式閂鎖電路PRGL0或PRGL1，經由寫入系主位元線SMBL0或SMBL1來寫入至正單元。被輸入至輸入訊號線82的寫入資料是被保持於程式閂鎖電路PRGL2或PRGL3，經由寫入系主位元線SMBL2或SMBL3來寫入至負單元。
選擇器89接受選擇訊號YW0，YW2。選擇器89是當控制訊號CMPLON為H水準(“1”)時(亦即，互補讀取方式時)，將選擇訊號YW0供給至NMOS電晶體開關80B2，80L2。因此，在互補讀取方式時，對應於正單元的寫入系主位元線WMBL0及程式閂鎖電路PRGL0、以及對應於負單元的寫入系主位元線WMBL2及程式閂鎖電路PRGL2皆會形成選擇狀態。另一方面，選擇器89是當控制訊號CMPLON為L水準(“0”)時(亦即，參照電流讀取方式時)，將選擇訊號YW2供給至NMOS電晶體開關80B2，80L2。
選擇器90接受選擇訊號YW1，YW3。選擇器90是當控制訊號CMPLON為H水準(“1”)時(亦即，互補讀取方式時)，將選擇訊號YW1供給至NMOS電晶體開關80B3，80L3。因此，在互補讀取方式時，對應於正單元的寫入系主位元線WMBL1及程式閂鎖電路PRGL1、以及對應於負單元的寫入系主位元線WMBL3及 程式閂鎖電路PRGL3皆會形成選擇狀態。另一方面，選擇器90是當控制訊號CMPLON為L水準(“0”)時(亦即，參照電流讀取方式時)，將選擇訊號YW3供給至NMOS電晶體開關80B3，80L3。
上述的選擇訊號YW0~YW3是根據來自圖1的快閃定序器(FSQC)7的控制訊號、及來自圖6的時機產生器36的控制訊號、以及被輸入至輸出入緩衝器(IOBUF)33的位址，藉由列解碼器(CDEC)32所產生。
較驗電路37是包含較驗讀出放大器VSA、緩衝器84、排他性邏輯和閘極85、選擇器86、及AND閘極87。
較驗讀出放大器VSA的輸入節點是分別經由NMOS電晶體開關80B0~80B3來連接至寫入系主位元線WMBL0~WMBL3。較驗讀出放大器VSA是將被寫入至寫入對象的記憶格的資料予以經由對應於該記憶格的寫入系主位元線WMBL來讀出而反轉放大。
較驗讀出放大器VSA的輸出訊號VSAOUT0是被輸入至選擇器86。在選擇器86中，其他的較驗讀出放大器VSA的輸出訊號VSAOUT1，...也被輸入。選擇器86是將此等的較驗讀出放大器VSA的輸出訊號VSAOUT0，VSAOUT1，...之中被選擇的訊號予以輸出至周邊匯流排PBUS的資料匯流排PBUS-D。
較驗讀出放大器VSA的輸出訊號VSAOUT0 是更在排他性邏輯和閘極85的一方的輸入節點也被輸入。排他性邏輯和閘極85的另一方的輸入節點是經由緩衝器84來連接至輸入訊號線81，82，藉此接受被保持於程式閂鎖電路PRGL的寫入資料。因此，排他性邏輯和閘極85是當寫入對象的記憶格的資料與被保持於程式閂鎖電路PRGL的寫入資料一致時，輸出H水準(“1”)的訊號(判定結果VRSLT0)。
AND閘極87是接受在複數的較驗電路37的判定結果VRSLT0，VRSLT1，...。AND閘極87是當此等的判定結果全部為“1”時，輸出H水準(“1”)的訊號作為判定結果VRSLT。
(程式閂鎖電路的詳細)
圖17是表示圖16的各程式閂鎖電路的詳細的電路圖。參照圖17，程式閂鎖電路PRGL是包含：PMOS電晶體160~163、NMOS電晶體164~167、反相器168~172、及傳輸閘173。
反相器169，170是構成反相器閂鎖電路，在保持節點174，175保持互補資料。保持節點174是經由PMOS電晶體160來連接至電源節點VDD，且經由NMOS電晶體164來連接至接地節點VSS。在PMOS電晶體160的閘極是被輸入用以將保持節點174的保持資料設定成H水準的控制訊號/RSH。在NMOS電晶體的閘極是被輸入用以將保持節點174的保持資料設定成L水準的控制訊號 RSL。
保持節點174是更經由傳輸閘173來連接至資料輸入路徑158。資料輸入路徑158是經由圖16的NMOS電晶體開關80L0~L3的任一個來連接至輸入訊號線81或82。用以切換寫入資料的輸入的可否之控制訊號RSW是經由反相器168來輸入至構成傳輸閘173的PMOS電晶體的閘極，且輸入至構成傳輸閘173的NMOS電晶體的閘極。
PMOS電晶體161，162是在電源節點VDD與節點176之間互相並聯。在PMOS電晶體161的閘極是經由反相器171來輸入程式致能訊號/PRE。PMOS電晶體162的閘極是被連接至保持節點175。
PMOS電晶體163及NMOS電晶體165~167是以此排列順序來串聯於節點176與接地節點VSS之間。在PMOS電晶體163的閘極是寫入脈衝WPLS會經由反相器172來輸入。NMOS電晶體165的閘極是被連接至保持節點175。在NMOS電晶體166的閘極是寫入脈衝WPLS會被輸入。在NMOS電晶體167的閘極是參照電壓VREF會被輸入。NMOS電晶體163與165的連接節點177是被連接至對應的寫入系主位元線WMBL。
因此，程式致能訊號/PRE為活性狀態(L水準)，寫入脈衝WPLS為活性狀態(H水準)，當被保持於保持節點174的資料為L水準(“0”)時，NMOS電晶體165~167會成為ON狀態。藉此，寫入電流會從被連 接至寫入對象的記憶格的源極線SL經由對應的副位元線SBL、對應的寫入系主位元線WMBL、及MOS電晶體165~167來流至接地節點VSS。在資料寫入時，源極線SL是被連接至給予高電壓(例如6V)的電源節點。
(參照電流讀取方式的寫入動作)
以下，主要參照圖16及圖17，一邊總括至此的說明，一邊說明有關參照電流讀取方式時的寫入控制。
參照電流讀取方式時，寫入各記憶格的資料是獨立的資料。在儲存有參照電流讀取方式用的資料的領域進行資料寫入時，從外部輸入的寫入對象位址與被儲存於圖10說明的寄存器130之顯示互補讀取領域的位址的值不同。因此，控制訊號CMPLON是非活性狀態(“0”)。此情況，在程式閂鎖PRGL0~3之中藉由選擇訊號YW0~YW3所選擇的程式閂鎖中直接儲存有從周邊匯流排PBUS的資料匯流排PBUS-D輸入的資料。
往寫入對象的記憶格之資料寫入是根據被儲存於程式閂鎖PRGL的資料來實施。例如，在圖7的記憶格MC2中寫入資料“0”(對應於臨界值電壓高的狀態)時，在程式閂鎖PRGL2的保持節點174儲存有資料“0”(L水準)。在此狀態下，圖7的控制訊號線ZL_D0會形成活性狀態(H水準)，字元線WLm會被設定成1.5V，記憶閘線MGLm會被設定成10V，源極線SLm會被設定成6V。而且，程式致能訊號/PRE會被設定成活性狀態 (L水準)，寫入脈衝WPLS會被設定成活性狀態(H水準)。此結果，寫入電流會從源極線SLm，依序經由副位元線SBL_D4、寫入系主位元線WMBL2、程式閂鎖PRGL2的NMOS電晶體165~167來流至接地節點VSS。
(互補讀取方式的寫入動作)
以下，主要參照圖16及圖17，一邊將至此的說明總括，一邊說明有關互補讀取方式時的寫入控制。
互補讀取方式時，需要在構成雙單元的一對的記憶格中寫入互補資料(彼此反轉的資料)。在儲存有互補讀取方式用的資料的領域中進行資料寫入時，從外部輸入的寫入對象位址與表示被儲存於圖10說明的寄存器130的互補讀取領域的位址的值會一致。因此，控制訊號CMPLON是活性狀態(“1”)。此情況，按照選擇訊號YW0或YW1，在可連接至構成雙單元的正單元之程式閂鎖PRGL中直接儲存有從周邊匯流排PBUS的資料匯流排PBUS-D輸入的資料。在可連接至構成雙單元的負單元之程式閂鎖PRGL中儲存有將從周邊匯流排PBUS的資料匯流排PBUS-D輸入的資料反轉後的資料。
往寫入對象的雙單元之資料寫入是根據被儲存於該等2個程式閂鎖PRGL的資料來實施。例如，在圖8的記憶格MC1中寫入資料“0”(對應於臨界值電壓高的狀態)，在記憶格MC2中寫入資料“1”時，資料“0”(L水準)會被儲存於程式閂鎖PRGL0的保持節點174，資料 “1”(H水準)會被儲存於程式閂鎖PRGL2的保持節點174。在此狀態下，圖7的控制訊號線ZL_D0會形成活性狀態(H水準)，字元線WLm會被設定成1.5V，記憶閘線MGLm會被設定成10V，源極線SLm會被設定成6V。而且，程式致能訊號/PRE會被設定成活性狀態(L水準)，寫入脈衝WPLS會被設定成活性狀態(H水準)。此結果，寫入電流會從源極線SLm，依序經由副位元線SBL_D0、寫入系主位元線WMBL0、程式閂鎖PRGL0的NMOS電晶體165~167來流至接地節點VSS。在對應於記憶格MC2的程式閂鎖PRGL2中，PMOS電晶體162為ON狀態，NMOS電晶體165為OFF狀態，因此寫入系主位元線WMBL2的電位是等於電源電位，所以寫入電流不流動。
(有關消去動作)
在總括起來消去複數的記憶格時，如圖2(B)說明般，對應的副位元線SBL會被設定成高阻抗，對應的字元線會被設定成0V，對應的記憶閘線會被設定成-10V，對應的源極線會被設定成6V。為了將副位元線SBL設定成高阻抗，而將對應的控制訊號線YRA_U0~3N，YRA_D0~3N，CH_U0~1N，CH_D0~1N設定成非活性狀態(H水準)，將對應的控制訊號線ZL_U0~1，ZL_D0~1，DC_U0~1，DC_D0~1設定成非活性狀態(L水準)。上述的消去動作是參照電流讀取方式或互補讀取 方式皆相同。
(效果)
如上述般，第1實施形態是提供一種具備可切換參照電流讀取方式及互補讀取方式的非揮發性記憶體之半導體裝置。藉此，可變更資料領域的記憶體大小及編碼領域的記憶體大小。
<第2實施形態>
採用各記憶格的汲極領域經由接觸孔來與副位元線SBL連接，各記憶格的源極領域經由接觸孔來與源極線SL連接那樣的記憶體陣列構造時，可設置特異的記憶格的列，而使記憶格的源極領域成為未與源極線連接(因此，在資料記憶是未被使用)。第2實施形態是將被連接至此特異的記憶格列之副位元線SBL使用在參照電流讀取方式時被附加於訊號輸出線的配線電容專用。如後述般，若根據此構成，則設在階層讀出放大器帶的複數的MOS電晶體開關是可分離成：上側的記憶體陣列22的存取用、及下側的記憶體陣列24的存取用，因此可使設計的自由度提升。
第2實施形態之半導體裝置，如上述般，在記憶墊中含有特異的記憶格列、及對應彼之寫入系主位元線及副位元線的點，與第1實施形態的情況不同。而且，第2實施形態之半導體裝置，為了切換：對應於上述的特 異列的副位元線與輸出訊號線CBLU，CBLD的連接、以及對應於特異列的副位元線與電源節點及接地節點的連接等，而MOS電晶體開關及控制訊號線更被設於階層讀出放大器帶的點，與第1實施形態的情況不同。第2實施形態之半導體裝置的其他的點是與第1實施形態的情況同樣。例如，圖1的半導體裝置的構成及圖6的記憶格模組的基本的構成是第2實施形態的情況也同樣，因此不重複說明。
(讀出系電路的構成)
圖18是表示第2實施形態的情況的階層讀出放大器帶的詳細構成的圖。
在圖18中，與圖7的第1實施形態的情況同樣，代表性地顯示4條的寫入系主位元線WMBL0~WMBL3、對應於上側的記憶體陣列22的8條的副位元線SBL_U0~SBL_U7、對應於下側的記憶體陣列24的8條的副位元線SBL_D0~SBL_D7、及1條的讀出系主位元線RMBL0。
圖18的情況是更附加有1條的主位元線WMBLR、對應於上側的記憶體陣列22的1條的副位元線SBL_UR、及對應於下側的記憶體陣列24的1條的副位元線SBL_DR。如上述般，被連接至附加的副位元線SBL_UR，SBL_DR之各記憶格MCR的源極領域是未與源極線SL連接。另外，在圖18中雖未圖示，但在實際的記 憶格模組6中，上述的複數的位元線會重複於行方向而設。
以下，說明有關圖18的階層讀出放大器帶與圖7的階層讀出放大器帶的相異點。首先，副位元線選擇器26D是更包含：被連接至主位元線WMBLR與副位元線SBL_DR之間的NMOS電晶體開關60DR、及被連接至NMOS電晶體60DR的閘極之控制訊號線ZL_DR的點，與圖7的副位元線選擇器26D不同。有關上側的副位元線選擇器26U也是同樣的點，與圖7的情況不同。
充放電電路27D是更包含：被連接至副位元線SBL_DR與電源節點VDD之間的PMOS電晶體開關58DR、及被連接至副位元線SBL_DR與接地節點VSS之間的NMOS電晶體開關59DR的點，與圖7的充放電電路27D不同。充放電電路27D是更包含：分別被連接至MOS電晶體開關58DR，59DR的閘極之控制訊號線CH_DRN，DC_DR的點，與圖7的充放電電路27D不同。
讀出列選擇器25是更包含：PMOS電晶體開關68D，65D、及分別被連接至PMOS電晶體開關68D，65D的閘極之控制訊號線YRB_DRN，YRA_DRN的點，與圖7的讀出列選擇器25不同。PMOS電晶體開關68D，65D是以此排列順序，串聯於上側的輸出訊號線CBLU與設在下側的記憶體陣列24的副位元線SBL_DR之間。
同樣，讀出列選擇器25是更包含：PMOS電晶體開關68U，65U、及被連接至PMOS電晶體開關68U，65U的閘極之控制訊號線YRB_URN，YRA_URN的點，與圖7的讀出列選擇器25不同。PMOS電晶體開關68U，65U是以此排列順序，被連接至下側的輸出訊號線CBLD與設在上側的記憶體陣列22的副位元線SBL_UR之間。
讀出列選擇器25是取代電流源CS1，CS2及NMOS電晶體開關56U，56D，57U，57D，而含電流源CS及NMOS電晶體開關66U，66D的點，與圖7的讀出列選擇器不同。NMOS電晶體開關66U是被連接至PMOS電晶體開關65U，68U的連接節點67U與電流源CS之間。NMOS電晶體開關66D是被連接至PMOS電晶體開關65D，68D的連接節點67D與電流源CS之間。NMOS電晶體開關66D，67D的閘極是分別被連接至控制訊號線REF_U，REF_D。
(有關參照電流讀取方式的記憶格電流及參照電流的路徑)
其次，參照圖18來說明有關在參照電流讀取方式中，讀出記憶格MC1的資料時的單元電流Ic的路徑及參照電流Iref的路徑。
在讀出記憶格MC1的資料時，被連接至記憶格MC1的控制閘之字元線WLm會被活化成H水準。而 且，藉由使控制訊號線YRA_D0N，YRB_D0N活化，使單元電流Ic產生。單元電流Ic是從讀出放大器SA依序經由輸出訊號線CBLD、PMOS電晶體開關51D，53D0、副位元線SBL_D0、記憶格MC1來流動於至源極線SL的方向。
為了使參照電流Iref產生，而使控制訊號線YRB_DRN，REF_D活化。參照電流Iref是從讀出放大器SA依序經由輸出訊號線CBLU、PMOS電晶體開關68D，66D、電流源CS來流動於至接地節點VSS的方向。藉由電流源CS來調整參照電流Iref的大小。
在使參照電流Iref產生時，更藉由活化控制訊號線YRA_DRN，開啟PMOS電晶體開關65D。藉此，副位元線SBL_DR的配線電容會被附加於電流源側CS側的輸出訊號線CBLU。副位元線SBL_DR的配線電容是與被連接至記憶格MC1的副位元線SBL_D0的配線電容大致相同的值。因此，可使讀出放大器SA的第1輸入節點的負荷與第2輸入節點的負荷大致相等，所以單元電流Ic與參照電流Iref的正確的比較(亦即，記憶格MC1的資料的正確的檢測)成為可能。
讀出放大器SA是放大單元電流Ic與參照電流Iref的差。讀出放大器SA的輸出訊號是經由讀出系主位元線RMBL0來傳達至輸出緩衝器OBUF。
(有關互補讀取方式的記憶格電流的路徑)
圖19是在圖18的電路構成中顯示互補讀取方式時的記憶格電流的路徑的圖。在圖19中顯示將構成雙單元的記憶格MC1，MC2的資料讀出時，流動於記憶格MC1的單元電流Ic1的路徑、及流動於記憶格MC2的單元電流Ic2的路徑。如圖19所示般，單元電流Ic1，Ic2的路徑是與圖8的情況相同，因此不重複詳細的說明。
(有關階層讀出放大器帶的控制訊號線的驅動電路)
圖20是表示用以驅動圖18及圖19的階層讀出放大器帶的各控制訊號線用的驅動電路的構成圖。圖20(A)是表示有關圖6的上側的記憶體陣列22的讀出及寫入的控制訊號線用的驅動電路的構成，圖20(B)是表示有關圖6的下側的記憶體陣列24的讀出及寫入的控制訊號線用的驅動電路。
與第1實施形態的圖9的情況同樣，控制訊號CMPLON是從圖1的快閃定序器(FSQC)7供給。其他的輸入訊號是根據來自快閃定序器(FSQC)7的控制訊號、及來自圖6的時機產生器36的控制訊號、及被輸入至輸出入緩衝器(IOBUF)33的位址，而藉由列解碼器(CDEC)32所產生。與圖9作比較，圖20的情況是更輸入控制訊號ZL_UR_in，CH_UR_in，DC_UR_in，YRA_UR_in，YRA_DR_in，YRB_UR_in，YRB_DR_in，CH_DR_in，DC_DR_in，ZL_DR_in。
被供給至控制訊號線ZL_UR，ZL_DR的訊號 是分別藉由邏輯閘230，237所產生。控制訊號CMPLON=“1”(互補讀取方式)時，被供給至控制訊號線ZL_UR，ZL_DR的訊號是成為L水準(“0”)。CMPLON=“0”(參照電流讀取方式)時，分別放大控制訊號ZL_UR_in，ZL_DR_in後的訊號會被供給至控制訊號線ZL_UR，ZL_DR。
被供給至控制訊號線CH_URN，CH_DRN的訊號是分別藉由邏輯閘231，235所產生。控制訊號CMPLON=“1”(互補讀取方式)時，被供給至控制訊號線CH_URN，CH_DRN的訊號是成為H水準(“1”)。CMPLON=“0”(參照電流讀取方式)時，分別反轉放大控制訊號CH_UR_in，CH_DR_in後的訊號會被供給至控制訊號線CH_URN，CH_DRN。
被供給至控制訊號線DC_UR，DC_DR的訊號是分別被產生於邏輯閘232，236。控制訊號CMPLON=“1”(互補讀取方式)時，被供給至控制訊號線DC_UR，DC_DR的訊號是成為L水準(“0”)。CMPLON=“0”(參照電流讀取方式)時，分別放大控制訊號DC_UR_in，DC_DR_in後的訊號會被供給至控制訊號線DC_UR，DC_DR。
被供給至控制訊號線YRA_URN，YRA_DRN的訊號是分別被產生於邏輯閘233，234。控制訊號CMPLON=“1”(互補讀取方式)時，被供給至控制訊號線YRA_URN，YRA_DRN的訊號是成為H水準(“1”)。 CMPLON=“0”(參照電流讀取方式)時，分別反轉放大控制訊號YRA_UR_in，YRA_DR_in後的訊號會被供給至控制訊號線YRA_URN，YRA_DRN。
被供給至控制訊號線YRB_URN，YRB_DRN的訊號是分別被產生於邏輯閘238，239。控制訊號CMPLON=“1”(互補讀取方式)時，被供給至控制訊號線YRB_URN，YRB_DRN的訊號是成為H水準(“1”)。CMPLON=“0”(參照電流讀取方式)時，分別反轉放大控制訊號YRB_UR_in，YRB_DR_in後的訊號會被供給至控制訊號線YRB_URN，YRB_DRN。
(在參照電流讀取方式的讀出動作)
圖21是表示在第2實施形態中，參照電流讀取方式的讀出動作的一例的時間圖。圖21的時間圖是對應於第1實施形態的圖14的時間圖，在參照電流讀取方式時，顯示設在記憶體陣列24的記憶格MC1的資料讀出動作。在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)。以下，主要參照圖18及圖21，說明與第1實施形態的圖14的時間圖相異的點，有關與圖14共通的點是不重複說明。
在圖21的時刻t1，切換讀出位址，在時刻t2，從快閃定序器(FSQC)7輸出位址取入訊號的點是與圖14的情況同樣。
在其次的時刻t3，被設在行解碼器30，31的 驅動器是根據位址訊號來活化記憶格MC1的資料讀出所必要的控制訊號線。與圖14的情況相異的點是如其次般。
(i)供給至控制訊號線DC_UR，DC_DR的放電訊號會被切換成非活性狀態(L水準)，供給至控制訊號線CH_URN，CH_DRN的充電訊號會被切換成活性狀態(L水準)。藉此，在第2實施形態中所被附加的副位元線SBL_UR，SBL_DR會更被預充電。
(ii)控制訊號線YRA_D0N，YRB_D0N，YRA_DRN，YRB_DRN會被切換成活性狀態(L水準)。藉此，被連接至記憶格MC1的副位元線SBL_D0會被電性連接至下側的輸出訊號線CBLD，且在第2實施形態中被附加的副位元線SBL_DR會被電性連接至上側的輸出訊號線CBLU。與圖14的情況不同，不需要將副位元線SBL_U0電性連接至上側的輸出訊號線CBLU，因此控制訊號線YRA_U0N，YRB_U0N是被維持非活性狀態(H水準)不動。控制訊號線YRB_URN也被維持非活性狀態(H水準)不動。
(iii)與圖14的情況相反，藉由將訊號線REF_D形成活性狀態(H水準)，電流源CS會被電性連接至上側的輸出訊號線CBLU。其他的控制訊號線的設定是與圖14的情況相同。
在其次的時刻t4，從快閃定序器(FSQC)7供給至讀出放大器SA的預充電訊號PC會變化成非活性 狀態(H水準)，且從行解碼器30，31的驅動器供給至控制訊號線CH_U0N，CH_D0N，CH_URN，CH_DRN的充電訊號會變化成非活性狀態(H水準)。此結果，單元電流Ic會從下側的輸出訊號線CBLD往記憶格MC1的方向流動，參照電流Iref會從上側的輸出訊號線CBLU往電流源CS的方向流動。之後的讀出動作是與圖14的情況相同，因此不重複說明。
(互補讀出方式的讀出動作)
圖22是表示在第2實施形態中，互補讀取方式的讀出動作的一例的時間圖。圖22的時間圖是對應於第1實施形態的圖15的時間圖，在互補讀取方式時，顯示藉由設在記憶體陣列24的記憶格MC1，MC2所構成的雙單元的資料讀出動作。在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，在記憶格MC2中寫入資料“1”(臨界值電壓低的狀態)。以下，主要參照圖19及圖22，說明與第1實施形態的圖15的時間圖相異的點，有關與圖15共通的點是不重複說明。
在圖22的時刻t1，切換讀出位址，在時刻t2，從快閃定序器(FSQC)7輸出位址取入訊號的點是與圖15的情況同樣。
在其次的時刻t3，設在行解碼器30，31的驅動器是根據位址訊號來活化記憶格MC1，MC2的資料讀出所必要的控制訊號線。與圖15的情況比較後的特徵點 是如其次般。
(i)供給至控制訊號線DC_UR，DC_DR的放電訊號會被切換成非活性狀態(L水準)，供給至控制訊號線CH_URN，CH_DRN的充電訊號會被切換成活性狀態(L水準)。藉此，在第2實施形態中被附加的副位元線SBL_UR，SBL_DR會更被預充電。
(ii)與圖15的情況同樣，控制訊號線YRA_D0N，YRB_D0N，YRB_D1CN是被切換成活性狀態(L水準)。藉此，分別被連接至記憶格MC1，MC2的副位元線SBL_D0，SBL_D4會分別被電性連接至輸出訊號線CBLD，CBLU。在第2實施形態所被附加的控制訊號線YRA_URN，YRA_DRN，YRB_URN，YRB_DRN是維持非活性狀態(H水準)不動。
(iii)與圖15的情況同樣，控制訊號線REF_U，REF_D是被維持於非活性狀態(L水準)，因此電流源CS是未被電性連接至輸出訊號線CBLU，CBLD。其他的控制訊號線的設定是與圖15的情況相同。
在其次的時刻t4，從快閃定序器(FSQC)7供給至讀出放大器SA的預充電訊號PC會變化成非活性狀態(H水準)，且從行解碼器30，31的驅動器供給至控制訊號線CH_U0N，CH_D0N，CH_URN，CH_DRN的充電訊號會變化成非活性狀態(H水準)。此結果，從下側的輸出訊號線CBLD往記憶格MC1的方向流動單元電流Ic1，從上側的輸出訊號線CBLU往記憶格MC2的方向 流動單元電流Ic2。由於之後的讀出動作是與圖15的情況相同，因此不重複說明。
(寫入動作、消去動作)
第2實施形態的情況的非揮發性記憶體的寫入動作及消去動作是與第1實施形態的情況相同，因此不重複說明。
(效果)
如上述般，第2實施形態是以構成記憶墊20的各記憶體陣列之中特定列的各記憶格的源極領域不會被連接至源極線的方式構成。藉此，參照電流讀取方式時，在參照電流側的輸出訊號線CBLU或CBLD連接對應於上述的特定列的副位元線SBL_UR或SBL_DR。若根據此構成，則與第1實施形態的情況不同，可將設在階層讀出放大器帶的複數的MOS電晶體開關分離成：上側的記憶體陣列22的存取用、及下側的記憶體陣列24的存取用，因此可使設計的自由度提升。
<第3實施形態>
在第1及第2實施形態中，如圖6所示般，藉由階層讀出放大器帶23及設在其上側及下側的記憶體陣列22，24來構成記憶區塊21，藉由複數的記憶區塊21配列於列方向來構成記憶墊20。各階層讀出放大器帶23是與設在 其上側及下側的記憶體陣列22，24之副位元線SBL連接。
第3實施形態的半導體裝置是取代第1及第2實施形態的階層讀出放大器帶23，而對於記憶墊20只設置1處讀出用讀出放大器帶28。讀出用讀出放大器帶28是與在記憶墊20共通設置的寫入系主位元線WMBL連接。在第3實施形態的情況，寫入系主位元線WMBL是被使用在資料讀出及資料寫入的雙方。
由於可藉由上述的構成來削減讀出放大器SA，因此可減少快閃記憶體模組6的電路面積。以下，參照圖23~圖28來詳細說明。
(快閃記憶體模組的構成)
圖23是表示第3實施形態的半導體裝置的快閃記憶體模組的構成的方塊圖。圖23的方塊圖是對應於第1實施形態的圖6的方塊圖者。
參照圖23，快閃記憶體模組6是包含：記憶墊20、讀出用讀出放大器帶28、輸出緩衝器34、第1行解碼器30、第2行解碼器31、列解碼器32、輸出入緩衝器33、主位元線電壓控制電路39、重寫列選擇器38、較驗電路37、電源電路35、及時機產生器36。與圖6的快閃記憶體模組6的構成相異的點是在於被追加讀出用讀出放大器帶28的點、及伴隨於此而記憶墊20的構成被變更的點。
記憶墊20是包含：列選擇部23A、及設在列選擇部23A的兩側(列方向)的記憶體陣列22，24，作為1個的構成單位(亦即，記憶區塊21)。在記憶墊20中，如此的記憶區塊21會在列方向配置複數個(在圖23是代表性只顯示1個的記憶區塊21)。記憶體陣列22，24的構成是如圖6說明般，因此不重複說明。
列選擇部23A是包含副位元線選擇器26U，26D。如圖6說明般，上側的副位元線選擇器26U是包含複數的NMOS電晶體開關60U，藉由切換此等的NMOS電晶體開關60U的開啟及關閉(ON/OFF)，作為將設在上側的記憶體陣列22的副位元線SBL選擇性地連接至對應的寫入系主位元線WMBL之連接切換部的機能。同樣，下側的副位元線選擇器26D是包含複數的NMOS電晶體開關60D，藉由切換此等的NMOS電晶體開關60D的開啟及關閉(ON/OFF)，作為將設在下側的記憶體陣列24的副位元線SBL選擇性地連接至對應的寫入系主位元線WMBL之連接切換部的機能。列選擇部23A的構成是大概可想成從圖6的階層讀出放大器帶23去掉讀出放大器SA及讀出列選擇器25者。
讀出用讀出放大器帶28是包含讀出放大器SA、及讀出列選擇器25A。讀出放大器SA是具備第1及第2輸入節點，藉由放大被連接至第1輸入節點的第1輸出訊號線CBLL中所流動的電流與被連接至第2輸入節點的第2輸出訊號線CBLR中所流動的電流的差來輸出兩電 流值的比較結果。讀出放大器SA的輸出訊號是經由延伸於列方向的讀出系主位元線RMBL來傳達至輸出緩衝器(OBUF)34。讀出放大器SA的詳細的構成是如在第1實施形態說明般，因此不重複說明。
讀出列選擇器25A是包含複數的PMOS電晶體開關70，71，76，78，藉由切換此等的PMOS電晶體開關，作為進行各寫入系主位元線WMBL與上述的輸出訊號線CBLL，CBLR的連接切換的連接切換部之機能。圖23的情況，與互補讀取方式時作為正單元使用的記憶格MC1連接的主位元線WMBL是經由PMOS電晶體開關70，76來連接至輸出訊號線CBLL。與互補讀取方式時作為負單元使用的記憶格MC2連接的主位元線WMBL是經由PMOS電晶體開關71，78來連接至輸出訊號線CBLR。
讀出列選擇器25A是更包含電流源CS、及NMOS電晶體開關74，75。參照電流讀取方式時，電流源CS是經由NMOS電晶體開關74或75來分別連接至輸出訊號線CBLL或CBLR。
圖23的其他的點是與圖6的情況同樣，因此對於相同或相當的部分附上相同參照符號而不重複說明。而且，半導體裝置1的全體構成是與在圖1說明者相同，控制訊號CMPLON的產生電路是與在圖10說明者相同，輸出緩衝器34的構成是與在圖12說明者相同。因此，有關其中任一個也不重複說明。
而且，讀出放大器SA的構成是與在圖11說明者同樣。但，第3實施形態的情況的輸出訊號線CBLL，CBLR是分別對應於圖11的輸出訊號線CBLD，CBLU。
(讀出系電路的詳細)
圖24是表示圖23的列選擇部及讀出用讀出放大器帶的詳細的構成的圖。在圖24中代表性地表示4條的寫入系主位元線WMBL0~WMBL3、對應於上側的記憶體陣列22的8條的副位元線SBL_U0~SBL_U7、對應於下側的記憶體陣列24的8條的副位元線SBL_D0~SBL_D7、及1條的讀出系主位元線RMBL0。與圖7的情況同樣，對於1條的寫入系主位元線WMBL，按每個記憶體陣列分配2條的副位元線SBL。另外，在圖24中雖未圖示，但在實際的記憶格模組6中，此等的位元線會重複於行方向而設。
在圖24中，更設在列選擇部23A的兩側之記憶體陣列22，24也被顯示。記憶體陣列22，24的構成是如在圖7說明般，因此不重複說明。
列選擇部23A是除了在圖23說明的副位元線選擇器26U，26D以外，還包含充放電電路27U，27D。充放電電路27U，27D的構成是如在圖7說明般，因此不重複說明。
副位元線選擇器26D是包含分別對應於副位 元線SBL_D0~SBL_D7的NMOS電晶體開關60D0~60D7、及控制訊號線ZL_D0~ZL_D3。圖24的副位元線選擇器26D是被追加控制訊號線ZL_D3，ZL_D4的點，與圖7的副位元線選擇器26D不同。
在副位元線選擇器26D中，各NMOS電晶體開關60D0~60D7是被連接至對應的副位元線SBL與對應的副位元線SBL所被分配的寫入系主位元線WMBL之間。控制訊號線ZL_D0是被連接至NMOS電晶體開關60D0，60D2的閘極，控制訊號線ZL_D1是被連接至NMOS電晶體開關60D1，60D3的閘極。同樣，控制訊號線ZL_D2是被連接至NMOS電晶體開關60D4，60D6的閘極，控制訊號線ZL_D3是被連接至NMOS電晶體開關60D5，60D7的閘極。
副位元線選擇器26U的構成是相當於在上述的副位元線選擇器26D的構成的說明中，將添加字的D置換成U者，因此不重複說明。例如，設在下側的記憶體陣列24的副位元線SBL_D0~SBL_D7是分別置換成設在上側的記憶體陣列22的副位元線SBL_U0~SBL_U7。
如圖23所說明般，讀出用讀出放大器帶28是包含讀出放大器SA、及讀出列選擇器25A。讀出列選擇器25A是包含：PMOS電晶體開關70，71，76~79、NMOS電晶體開關74，75、電流源CS、及控制訊號線YRA_0N，YRA_1N，YRB_N，REF_L，REF_R。電流源CS是例如藉由定電壓被施加於閘極的NMOS電晶體所構 成。
PMOS電晶體開關76~79是分別對應於寫入系主位元線WMBL0~WMBL4。PMOS電晶體開關76，77是分別被連接至對應的寫入系主位元線與共通節點72之間。PMOS電晶體開關78，79是分別被連接至對應的寫入系主位元線與共通節點73之間。PMOS電晶體開關70是被連接至上述的共通節點72與輸出訊號線CBLL之間。PMOS電晶體開關71是被連接至上述的共通節點73與輸出訊號線CBLR之間。NMOS電晶體開關74是被連接至上述的共通節點72與電流源CS之間。NMOS電晶體開關75是被連接至上述的共通節點73與定電流源CS之間。
控制訊號線YRA_0N是被連接至PMOS電晶體開關76，78的閘極。控制訊號線YRA_1N是被連接至PMOS電晶體開關77，79的閘極。控制訊號線YRB_N是被連接至PMOS電晶體開關70，71的閘極。控制訊號線REF_L，REF_R是分別被連接至NMOS電晶體開關74，75的閘極。
(有關參照電流讀取方式的記憶格電流及參照電流的路徑)
其次，參照圖24來說明有關讀出記憶格MC1的資料時的單元電流Ic的路徑及參照電流Iref的路徑。
在讀出記憶格MC1的資料時，被連接至記憶 格MC1的控制閘之字元線WLm會被活化成H水準。而且，藉由使控制訊號線YRA_0N，YRB_N，ZL_D0活化，使單元電流Ic產生。單元電流Ic是從讀出放大器SA依序經由輸出訊號線CBLL、PMOS電晶體開關70，76、寫入系主位元線WMBL0、NMOS電晶體開關60D0、記憶格MC1來流動於至源極線SL的方向。在資料讀出時，源極線SL是被連接至接地節點VSS。
為了使參照電流Iref產生，更使控制訊號線REF_R活化。參照電流Iref是從讀出放大器SA依序經由輸出訊號線CBLR、PMOS電晶體開關71、NMOS電晶體開關75、電流源CS來流動於至接地節點VSS的方向。藉由電流源CS來調整參照電流Iref的大小。
在使參照電流Iref產生時，更藉由使控制訊號線ZL_U2活化，開啟PMOS電晶體開關60U4。藉此，副位元線SBL_U4的配線電容會被附加於電流源側CS側的輸出訊號線CBLR。副位元線SBL_U4的配線電容是與被連接至記憶格MC1的副位元線SBL_D0的配線電容大致相同的值。因此，可使讀出放大器SA的第1輸入節點的負荷與第2輸入節點的負荷大致相等，所以單元電流Ic與參照電流Iref的正確的比較(亦即，記憶格MC1的資料的正確的檢測)成為可能。
讀出放大器SA是放大單元電流Ic與參照電流Iref的差。讀出放大器SA的輸出訊號是經由讀出系主位元線RMBL0來傳達至輸出緩衝器OBUF。
(有關互補讀取方式的記憶格電流的路徑)
圖25是表示在圖24的電路構成中互補讀取方式時的記憶格電流的路徑圖。在圖25中顯示將構成雙單元的記憶格MC1，MC2的資料讀出時，流動於記憶格MC1的單元電流Ic1的路徑、及流動於記憶格MC2的單元電流Ic2的路徑。
在讀出記憶格MC1，MC2的資料時，被共通連接至記憶格MC1，MC2的字元線WLm會被活化。在此狀態下，藉由使控制訊號線YRA_0N，YRB_N，ZL_D0，ZL_D2活化，使單元電流Ic1及Ic2產生。單元電流Ic1是從讀出放大器SA依序經由輸出訊號線CBLL、PMOS電晶體開關70，76、寫入系主位元線WMBL0、NMOS電晶體開關60D0、記憶格MC1來流動於至源極線SL的方向。單元電流Ic2是從讀出放大器SA依序經由輸出訊號線CBLR、PMOS電晶體開關71，78、寫入系主位元線WMBL2、NMOS電晶體開關60D4、記憶格MC2來流動於至源極線SL的方向。在資料讀出時，源極線SL會被連接至接地節點VSS。
讀出放大器SA是放大單元電流Ic1與單元電流Ic2的差。讀出放大器SA的輸出訊號是經由讀出系主位元線RMBL0來傳達至輸出緩衝器OBUF。另外，互補讀取方式時，控制訊號線REF_L，REF_R是經常形成非活性狀態(L水準)。
(有關在讀出列選擇器及列選擇部所使用的控制訊號的驅動)
圖26是表示用以驅動圖24的讀出用讀出放大器帶及列選擇部的各控制訊號線的驅動電路的構成的圖。圖26(A)是表示設在圖24的讀出用讀出放大器帶28之控制訊號線用的驅動電路的構成，圖26(B)是表示設在圖24的列選擇部23A之控制訊號線用的驅動電路的構成。
圖26(A)及(B)的輸入訊號之中，控制訊號CMPLON是用以區別讀出及寫入對象的記憶格為互補讀取方式或參照電流讀取方式的訊號，從圖1的快閃定序器(FSQC)7供給。其他的輸入訊號是根據來自快閃定序器(FSQC)7的控制訊號、及來自圖6的時機產生器36的控制訊號、及被輸入至輸出入緩衝器(IOBUF)33的位址，而藉由列解碼器(CDEC)32所產生。
參照圖26(A)，被供給至控制訊號線YRB_N，YRA_U0N，YRA_U1N的訊號是分別藉由控制訊號YRB_in，YRA_U0_in，YRA_U1_in利用反相器260，263，264來反轉放大而產生。
被供給至控制訊號線REF_U，REF_D的訊號是分別藉由邏輯閘261，262所產生。邏輯閘261是在CMPLON=“0”(參照電流讀取方式)時，將放大控制訊號REF_L_in後的訊號輸出至控制訊號線REF_L。邏輯閘261是在CMPLON=“1”(互補讀取方式)時，不依控制訊 號REF_L_in，輸出L水準(“0”)的訊號，藉此非活化控制訊號線REF_L。同樣，邏輯閘262是在CMPLON=“0”(參照電流讀取方式)時，將放大控制訊號REF_R_in後的訊號輸出至控制訊號線REF_R。邏輯閘262是在CMPLON=“1”(互補讀取方式)時，不依控制訊號REF_R_in，輸出L水準(“0”)的訊號，藉此非活化控制訊號線REF_R。
參照圖26(B)，被供給至控制訊號線ZL_U0，ZL_U1，ZL_D0，ZL_D1的訊號是分別藉由控制訊號ZL_U0_in，ZL_U1_in，ZL_D0_in，ZL_D1_in利用緩衝器265，266，277，278來放大而產生。被供給至控制訊號線DC_U0，DC_U1，DC_D0，DC_D1的訊號是分別藉由控制訊號DC_U0_in，DC_U1_in，DC_D0_in，DC_D1_in利用緩衝器271，272，275，276來放大而產生。
被供給至控制訊號線CH_U0N，CH_U1N，CH_D0N，CH_D1N的訊號是分別藉由控制訊號CH_U0_in，CH_U1_in，CH_D0_in，CH_D1_in利用反相器269，270，273，274來反轉放大而產生。
在控制訊號線ZL_U2，ZL_U3，ZL_D2，ZL_D3中分別被供給藉由選擇器267，268，279，280所選擇的訊號。具體而言，選擇器267是在CMPLON=“0”(參照電流讀取方式)時，將控制訊號ZL_U2_in輸出至控制訊號線ZL_U2，在CMPLON=“1”(互補讀取方式) 時，將控制訊號ZL_U0_in輸出至控制訊號線ZL_U2。藉此，在互補讀取方式時，連接正單元的副位元線SBL_U0或SBL_U2、及連接所對應的負單元的副位元線SBL_U4或SBL_U6一定會皆形成可存取。
同樣，選擇器268是在CMPLON=“0”(參照電流讀取方式)時，將控制訊號ZL_U3_in輸出至控制訊號線ZL_U3，在CMPLON=“1”(互補讀取方式)時，將控制訊號ZL_U1_in輸出至控制訊號線ZL_U3。選擇器279是在CMPLON=“0”(參照電流讀取方式)時，將控制訊號ZL_D2_in輸出至控制訊號線ZL_D2，在CMPLON=“1”(互補讀取方式)時，將控制訊號ZL_D0_in輸出至控制訊號線ZL_D2。選擇器280是在CMPLON=“0”(參照電流讀取方式)時，將控制訊號ZL_D3_in輸出至控制訊號線ZL_D3，在CMPLON=“1”(互補讀取方式)時，將控制訊號ZL_D1_in輸出至控制訊號線ZL_D3。
(在參照電流讀取方式的讀出動作)
圖27是表示在第3實施形態中，參照電流讀取方式的讀出動作的一例的時間圖。以下，主要參照圖23、圖24、圖27，說明有關在參照電流讀取方式時，設在記憶體陣列24的記憶格MC1的資料讀出的程序。以下的說明是在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)。
首先，在圖27的時刻t1，切換位址資訊。在 時刻t2，圖1的快閃定序器(FSQC)7是輸出位址取入訊號，回應此訊號，輸出入緩衝器(IOBUF)取入位址資訊。被取入的位址資訊是在列解碼器32及行解碼器30，31中被解碼。
在時刻t3，設於行解碼器30，31及列解碼器32的驅動器是根據位址訊號來活化記憶格MC1的資料讀出所必要的控制訊號線。具體而言，如其次般。
(i)供給至控制訊號線DC_U0，DC_D0的放電訊號是被切換成非活性狀態(L水準)，控制訊號線DC_U1，DC_D1是維持活性狀態(H水準)不動。另一方面，供給至控制訊號線CH_U0N，CH_D0N的充電訊號是被切換成活性狀態(L水準)，控制訊號線CH_U1N，CH_D1N是維持非活性狀態(H水準)不動。藉此，至少連接讀出對象的記憶格MC1的副位元線SBL_D0及上側的記憶體陣列22的副位元線SBL_U4是被預充電成電源電位，鄰接的副位元線SBL_D1，SBL_U3，SBL_U5是維持於接地電位。
(ii)控制訊號線YRA_0N，YRB_N會被切換成活性狀態(L水準)，且控制訊號線ZL_U2，ZL_D0會被切換成活性狀態(H水準)。藉此，連接記憶格MC1的副位元線SBL_D0會經由寫入系主位元線WMBL0來電性連接至輸出訊號線CBLL，且副位元線SBL_U4會經由寫入系主位元線WMBL2來電性連接至輸出訊號線CBLR。
(iii)藉由使控制訊號線REF_R形成活性狀態(H水準)，電流源CS會被電性連接至輸出訊號線CBLR。
(iv)被連接至讀出對象的記憶格MC1之字元線WLm會被切換成活性狀態(H水準)。
(v)在讀出被連接至副位元線SBL_D0~D3或SBL_U0~U3的記憶格的資料時，供給至讀出放大器SA的選擇器148(參照圖11)的選擇訊號SELU是被設定成L水準(“0”)。
在其次的時刻t4，從快閃定序器(FSQC)7供給至讀出放大器SA的預充電訊號PC會變化成非活性狀態(H水準)，且從行解碼器30，31的驅動器供給至控制訊號線CH_U0N，CH_D0N的充電訊號會變化成非活性狀態(H水準)。此結果，從輸出訊號線CBLL往記憶格MC1的方向流動單元電流Ic，從輸出訊號線CBLR往電流源CS的方向流動參照電流Iref。在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，所以單元電流Ic是比參照電流Iref小。因此，輸出訊號線CBLR的電位要比輸出訊號線CBLL的電位更低。
在其次的時刻t5，快閃定序器(FSQC)7是使輸出至讀出放大器SA的感應致能訊號SEN活性狀態(H水準)變化。藉此，由於圖11的NMOS電晶體147開啟(ON)，因此閂鎖電路136動作開始。閂鎖電路136放大輸出訊號線CBLL，CBLR間的電位差的結果，輸出 訊號線CBLR的電位是降低至接地電位(VSS)，輸出訊號線CBLL的電位是上昇至電源電位(VDD)。輸出訊號線CBLR的電位是經由選擇器148及3狀態緩衝器來輸出至讀出系主位元線RMBL。
而且，在時刻t5，藉由感應致能訊號SEN活化，被輸出至輸出緩衝器(OBUF)34的控制訊號SEN_OR也變化成活性狀態(H水準)。藉此，從讀出放大器SA輸出至讀出系主位元線RMBL的電壓訊號是經由讀出系主位元線RMBL來傳達至輸出緩衝器(OBUF)34，從輸出緩衝器34輸出至高速匯流排(HBUS)之中的對應的資料匯流排。
(在互補讀取方式的讀出動作)
圖28是在第3實施形態中，顯示互補讀取方式的讀出動作的一例的時間圖。以下，主要參照圖23、圖25、圖28，說明有關在互補讀取方式時，讀出藉由設於記憶體陣列24的記憶格MC1，MC2所構成的雙單元的資料之程序。以下的說明是在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，在記憶格MC2中寫入資料“1”(臨界值電壓低的狀態)。
首先，在圖28的時刻t1，切換讀出位址，在時刻t2，從快閃定序器(FSQC)7輸出位址取入訊號的點是與圖27的情況同樣。
在時刻t3，設在行解碼器30，31的驅動器是 根據位址訊號，使記憶格MC1，MC2的資料讀出所必要的控制訊號線活化。具體而言，如其次般。
(i)供給至控制訊號線DC_U0，DC_D0的放電訊號是被切換成非活性狀態(L水準)，控制訊號線DC_U1，DC_D1是維持活性狀態(H水準)不動。另一方面，供給至控制訊號線CH_U0N，CH_D0N的充電訊號是被切換成活性狀態(L水準)，控制訊號線CH_U1N，CH_D1N是維持非活性狀態(H水準)不動。藉此，至少連接讀出對象的記憶格MC1，MC2之副位元線SBL_D0，SBL_D4及上側的記憶體陣列22的同列的副位元線SBL_U0，SBL_U4是被預充電成電源電位，與該等鄰接的副位元線SBL_D1，SBL_U1，SBL_D3，SBL_U3，SBL_D5，SBL_U5是被維持於接地電位。
(ii)控制訊號線YRA_0N，YRB_N會被切換成活性狀態(L水準)，且控制訊號線ZL_D0，ZL_D2會被切換成活性狀態(H水準)。藉此，分別被連接至記憶格MC1，MC2的副位元線SBL_D0，SBL_D4會分別被電性連接至輸出訊號線CBLL，CBLR。
(iii)由於控制訊號線REF_U，REF_D是被維持於非活性狀態(L水準)，因此電流源CS是未被電性連接至輸出訊號線CBLL，CBLR。
(iv)被共通連接至讀出對象的記憶格MC1，MC2之字元線WLm會被切換成活性狀態(H水準)。
(v)在互補讀取方式時，供給至讀出放大器SA的選擇器148(參照圖11)的選擇訊號SELU是被設定成L水準(“0”)。
在其次的時刻t4，從快閃定序器(FSQC)7供給至讀出放大器SA的預充電訊號PC會變化成非活性狀態(H水準)，且從行解碼器30，31的驅動器供給至控制訊號線CH_U0N，CH_D0N的充電訊號會變化成非活性狀態(H水準)。此結果，從輸出訊號線CBLL往記憶格MC1的方向流動單元電流Ic1，從輸出訊號線CBLR往記憶格MC2的方向流動單元電流Ic2。在記憶格MC1中寫入資料“0”(臨界值電壓高的狀態)，在記憶格MC2寫入資料“1”(臨界值電壓低的狀態)，因此單元電流Ic1是比單元電流Ic2小。因此，上側的輸出訊號線CBLR的電位要比下側的輸出訊號線CBLL的電位更低。
在其次的時刻t5，快閃定序器(FSQC)7是使輸出讀出放大器SA的感應致能訊號變化成活性狀態(H水準)。以後的動作是與參照電流讀取方式的情況同樣，因此不重複說明。
(寫入動作、消去動作)
第3實施形態的情況的非揮發性記憶體的寫入動作及消去動作是與第1實施形態的情況相同，因此不重複說明。
(效果)
如上述般，第3實施形態是取代第1及第2實施形態的階層讀出放大器帶23，而對於記憶墊20只設置1處讀出用讀出放大器帶28。讀出用讀出放大器帶28是與在記憶墊20共通設置的寫入系主位元線WMBL連接。各記憶體陣列的副位元線SBL是經由對應的寫入系主位元線WMBL及副位元線選擇器26U，26D來連接。由於可藉由此構成來削減讀出放大器SA，因此可減少快閃記憶體模組6的電路面積。
<變形例>
非揮發性記憶體是在資料寫入時，亦可在記憶體陣列的同一列的複數行儲存同一資料。此情況，在資料讀出時，對應於儲存有同一資料的複數行之字元線會同時被活化。藉此，即使流至各記憶格的電流少時，還是可讀出資料，因此可增加讀出界限。
以上，根據實施形態來具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，亦可在不脫離其要旨的範圍實施各種變更。

Claims (6)

  1. 一種半導體裝置，其特徴係具備：第1記憶體陣列，其係包含：被配置成行列狀之複數的記憶格、分別對應於前述複數的記憶格的列之複數的位元線、及分別對應於前述複數的記憶格的行之複數的字元線；讀出放大器，其係放大流動於第1及第2輸出訊號線的電流的差；連接切換部，其係基於包括第1及第2模式之特定模式切換前述第1及第2輸出訊號線與前述第1記憶體陣列的前述複數的位元線的連接，所述第1模式藉由比較流動於記憶格的電流作為讀出對象以執行資料讀取，且所述第2模式藉由比較流動於第1及第2記憶格的電流作為儲存互補資料之讀出對象以執行資料讀取；以及第2記憶體陣列，其係包含：被配置成行列狀之複數的記憶格、分別對應於前述複數的記憶格的列之複數的位元線、及分別對應於前述複數的記憶格的行之複數的字元線，其中，在前述第1模式中，前述連接切換部會將對應於作為前述讀出對象之前述記憶格的前述第1記憶體陣列之位元線連接至前述第1輸出訊號線，並將參照電流源連接至前述第2輸出訊號線，其中，在前述第2模式中，前述連接切換部會將對應於作為前述讀出對象之前述第1及第2記憶格的前述第1 記憶體陣列之前述第1及第2位元線個別連接至前述第1及第2輸出訊號線，其中，前述連接切換部更切換在前述第1及前述第2輸出訊號線與前述第2記憶體陣列之前述位元線的連接，以及其中，當以前述第1模式讀出前述第1記憶體陣列中所含的記憶格的資料時，前述連接切換部將對應於作為讀出對象的前述記憶格的前述第1記憶體陣列的位元線連接至前述第1輸出訊號線，且將前述第2記憶體陣列的任一條的前述位元線及前述參照電流源連接至前述第2輸出訊號線。
  2. 如申請專利範圍第1項之半導體裝置，其中，各前述記憶格係包含：第1主電極；第2主電極；及控制電極，其中，前述控制電極係與對應的前述字元線連接，前述第1主電極係與對應的前述位元線連接，前述第2主電極係除了未被使用在資料記憶的特定列的記憶格外，與基準電位節點連接，且前述第1記憶體陣列的前述特定列的各記憶格的前述第2主電極係未與前述基準電位節點連接。
  3. 如申請專利範圍第1項之半導體裝置，其中半導體裝置更具備： 在前述第1及第2記憶體陣列共通之複數的主位元線，其係按每個前述第1記憶體陣列的複數列及每個前述第2記憶體陣列的複數列而設，其中前述連接切換部係包含：第1切換部，其係切換各前述主位元線與前述第1記憶體陣列之對應的複數列的前述位元線的連接；第2切換部，其係切換各前述主位元線與前述第2記憶體陣列之對應的複數列的前述位元線的連接；及第3切換部，其係切換前述複數的主位元線與前述第1及第2輸出訊號線的連接，其中在前述第二模式所被讀出的互補資料係分別被儲存在對應於不同的主位元線的前述第1及第2記憶格，其中，以前述第1模式讀出前述第1記憶體陣列中所含的記憶格的資料時，前述第1切換部係構成將對應於作為前述讀出對象的前述記憶格的前述第1記憶體陣列的前述位元線連接至對應的前述第1主位元線，前述第2切換部係構成將前述第2記憶體陣列的任一條對應的前述位元線連接至與前述第1主位元線不同的前述第2主位元線，且前述第3切換部係構成將前述第1主位元線連接至前述第1輸出訊號線，且將前述第2主位元線及前述參照電流源連接至前述第2輸出訊號線，以及其中，當以前述第2模式讀出前述第1記憶體陣列中所含的前述第1及第2記憶格的互補資料時，前述第1切 換部係構成將對應於前述第1記憶格的前述第1記憶體陣列的前述位元線連接至對應的前述第1主位元線，且將對應於前述第2記憶格的前述第1記憶體陣列的前述位元線連接至對應的前述第2主位元線，以及前述第3切換部係構成將前述第1及第2主位元線分別連接至前述第1及第2輸出訊號線。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述半導體裝置係構成在資料寫入時將同一資料儲存於前述第1記憶體陣列的同一列的複數行，前述非揮發性記憶體係構成在資料讀出時同時活化對應於儲存有前述同一資料的複數行的前述字元線。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述半導體裝置更具備：產生控制訊號的控制部，該控制訊號係按照從外部接受的讀出位址與表示預先被記憶的互補資料儲存領域的位址資訊是否一致，來指定互補讀取方式及參照電流讀取方式的哪個被採用以用於前述資料讀出，以及其中，前述連接切換部係根據前述讀出位址及前述控制訊號來切換各前述位元線與前述第1及第2輸出訊號線的前述連接。
  6. 如申請專利範圍第1項之半導體裝置，其中，在前述第1模式中前述半導體裝置作為參照電流讀取方式執行，且在前述第2模式中前述半導體裝置作為互補讀取方式執行。
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