JPS62189700A - プログラム可能なメモリ・マトリクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に半導体メモリ、更に具体的に云えば
、コレクタ共通のメモリ・セルのマ］・リクスを持つプ
ログラム可能なメモリにｇＩｌする。

従来の技術及び問題点 普通のプログラム可能なメモリは、供給節とビット線の
聞の電流通路となるコレクタ共通のメモリ・セルのマト
リクスを利用している。各々のセルはバイポーラ・トラ
ンジスタで構成されていて、コレクタが供給節に接続さ
れ、エミッタがヒユーズを介してビット線に接続されて
いる。メモリ・セルの論理状態はヒユーズの状態によっ
て決定される。一方の状態が無ぎずのヒユーズによって
表わされ、他方の論理状態は開路のヒユーズによって表
わされる。

メモリ・ヒルが選択された峙、ビット線が実質的に電流
源であるセンスアンプに接続される。センスアンプは、
このピッ１−線に繋がれたメモリ・セルのエミッタから
電流が流れているかどうかを決定りる。この電流を感知
し、対応する出力ピンの電圧を選択されたメモリ・ヒル
の感知された論理状態に対応する様に変える。

感知されたメモリ・ヒルの論理状態の間の変化の際、出
力ビンの電圧を変えることが必要である。

この出力ビンには予定量の分布静電容量が関連している
。変化が起る時、出力ビンの静電容量は出力バッファ回
路によって放電又は充電しなければならない。出力ビン
が低電圧から高電圧への変化をする場合、出力の静電容
量は′Ｑ雷電圧で充電しなければｔｒらない。これは出
力バッフ７回路から出力ビンに予定量の電流を通すこと
を必要とする。

この電流を通す為、供給ピンから余分の電流を取出し、
回路の種々の「延長部分」に通して、この゛電流を供給
することが必要である。ｎ速装置では、この充電時間は
２ナノ秒という様に短いことがある。

給電線の過渡状態にＪ：って、論理変化をする時の出力
ビンの充電中に問題が起る。従来の装置では、メモリ・
セルに使われるｉ〜ランジスタのコレクタは全て直接的
に供給節に接続されている。従って、供給電圧が低に引
張られると、トランジスタのコレクタ及びメモリ・ヒル
も低に引張られる。

回路が回復する時、コレクタ電圧が供給電圧レベルに復
帰する。然し、メモリ・ヒルにあるトランジスタのコレ
クタとビット線の間の寄生静電容重の為、ビット線は高
に引張られる傾向を持ら、この結果虚偽の論理状態を出
力する可能性が生ずる。

以上述べた欠点にかんがみ、出力ビンの容量性負荷作用
によって起る給電線の過渡状態から、メモリ・セルを隔
離することが望ましい。

問題点を解決する為の手段及び作用 本発明はプログラム可能なメモリに対するメモリ・マト
リクスを提供する。７１−リクスはコレクタ共通のメモ
リ・セルで構成されていて、これらのセルがマトリクス
の供給線とピッ１へ線の間に配置されて、その間で電流
を供給する様に作用し１′、する。ヒユーズが開路して
いる時に第１の論理状態が存在し、ヒユーズが１１１路
している時に第２の論理状態が存在する様に、メモリ・
セルにヒユーズを設置ノる。マトリクスの供給線がチッ
プの給電線から隔離され、チップの給電線の電圧過渡状
態がマトリクスの供給線に、従ってビット線に反映しな
い様にする。好ましい実施例では、隔離回路は、マトリ
クスの供給線に給電圧よりも低い安定な電圧を発生する
電圧調整器である。

本発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。

実施例 第１図には、プログラム可能なメモリに対するメ七り・
セルのマｉ・リクスの回路図が示されている。プログラ
ム可能なメーしりは、バイポーラ・１−ランジスタを利
用する形式であって、そのコレクタが共通の供給線１０
に接続され、そのエミッタがヒユーズを介して夫々のピ
ッ］−線に接続されている。こういう形式のメモリでは
、メモリ・セルが１静止」状態で動作し、選ばれたメモ
リ・セルが感知動作の聞及び論理状態を出力する間、供
給線１０に接続される。

ｇ５１図の回路図で、２本のビット線８Ｌｏ。

８１１が示されており、Ｂｌ−ｏに接続されたメモリ・
セルはＮＰＮバイポーラ・トランジスタ１２で構成され
、ビット線ＢＬ１に接続されたメモリ・セルはＮＰＮト
ランジスター４で構成される。

トランジスタ１２のコレクタが供給線１ｏに接続され、
そのエミッタが可融リンク１６を介してビツー−ｒＡＢ
Ｌｏに接続される。Ｉ・ランジスタ１４のコレクタが供
給線１０に接続され、そのエミッタが可融リンク１８を
介してビット線ＢＬ１に接続される。ヒユーズ１６．１
８はプログラム可能り固定メモリ（ＰＲＯＭ）に対する
普通の設田のものであって、選ばれた１つのメモリ・セ
ルを通る電流を増加して、夫々の可融リンクを加熱させ
ることによって、開路する。１−ランジスタ１２．１４
のベースが夫々のワード線ＷＬ　　−ＷＬｌに接続され
ている。

各々のピッ１−ｒＡＯＬ　　、［３Ｌ１が人々復号トラ
ンジスタ２０，２２を介して夫々ヒンスアンブ２４．２
６に接続されている。センスアン１２４、２６は夫々の
ビット線からの電流を通す電流源で部分的に構成されて
いて、ヒユーズが開であるか開であるかを決定する。特
定のビット線がＹＭｉ号信号Ｙ　乃至ＹＮにＪ：つて選
択される。

ビ ット 各々の１ヘランジスタ１２には寄生り電容昂２８が関連
している。寄生静電容量２８が１〜ランジスタ１２のコ
レクタからビット線ＢＬｏに接続される。

同様に、寄生静電容量３０が各々のトランジスタ１４に
関連していて、トランジスター４のコレクタとピッ］・
線ＢＬ１の間に接続される。キャパシタ２８、３０で表
わされる寄生静電容ωは、主にトランジスタ、供給線１
０及び周囲の構造に対する回路の形状によるものである
。同様に、供給線１０は、直列抵抗、直列インダクタン
ス及び分路静電客待で構成された分布構造である。

動作について説明すると、外部の給電線からメモリ・チ
ップ全体に対して電流が流れて、夫々の出力端子の静電
容量を充電する時、供給電圧■。。

が下がり、その後り界する。これは、装置自体と供給電
圧の実際の源の間の分布したインダクタンス及び静電容
量の結果である。この為、給？Ｈ線にスイッチングの過
渡状態が生ずる。従来の装置では、このスイッチングの
過渡状態が各々のメモリ・ヒルに対する供給線１０に反
映した。電圧が下がる時、供給線１０から夫々のメモリ
・セルを介して、夫々１つのセンスアンプ２４又は２６
を通ってアースに電流が流れる。然し、電圧が再び上昇
する時、キャパシタ２８、３ｏで表わす寄生静電容量に
より、夫々のビット線の電圧は、キャパシタが適切な電
圧レベルに充電して戻る時間が経つまで、上昇する。こ
の過渡状態により、センスアンプに供給される電流に変
化が生じ、この結果出力ビンに虚偽の読みが生ずる。

給電線のスイッチングの過渡状態が夫々１つのトランジ
スタ１２又は１４を介して夫々センスアンプ２４又は２
６に供給される電流に影響しない様にする為、電圧調整
器３２が供給電圧Ｖ　と供給１１０の電圧（この電圧レ
ベルをＶ′で表わ？ｌ）Ｃ の間に配置される。供給電圧ｖｃｃにスイッチングの過
渡状態があっても、それは供給線１０に反映しない。供
給線１０に存在する過渡状態は、論理低状態から論理高
状態へ又は論理高状態から論理低状態に変わる時の１つ
のメモリ・セルを通る電流の実際の増加によって生ずる
ものだけである。

従って、電圧調整器３２は装置の出力の論理状態のスイ
ッチング又はメモ１ノの外部の源からの何れかによって
起る供給電圧ｖｃｃのスイッチングの過渡状態が供給線
１０の電圧Ｖ′に変動を１？１　＜ことＣ を実効的に防止する。

好ましい実施例では、コレクタ共通のメモリ・ヒル・マ
トリクスを例示したが、本発明の電圧調整器によって行
なわれる隔離作用を任意の形式の静止形メモリ・セルで
利用することが出来ることを承知されたい。この電圧調
整器は、感知の際、給電線と電気的に相互接続されるメ
モリ・セルにも役立つ。この電気的な相ｎ接続により、
メモリ・ヒル自体に電圧の過渡状態がかかり、誤った出
力レベルを１１（＜但れがある。

第２図には第１図の電圧調整器３２の回路図が示されて
いる。ＮＰＮトランジスタ３４のコレクタがＰＮＰトラ
ンジスタ３６のベースに接続され、トランジスタ３４の
コレクタが供給線１ｏに接続されて電圧ｖｃｃを供給し
、そのベースが節３８に接続されている。１〜ランジス
タ３６のコレクタがＶＣＣに接続され、そのエミッタが
ｍ３８に接続される。抵抗４０が節３８と供給電圧ｖｃ
ｃの間に接続される。Ｎ　Ｐ　Ｎ　ｈランラスタ４２の
コレクタがＶＣＣに接続され、そのエミッタが１共給線
１０に接続され、そのベースが節４４に接続されて、そ
れに対して電圧Ｖｒｃｆが印加される。プログラミング
の際、トランジスタ３４、３６が電圧調整器の取消し作
用をして電圧を高める様にｎ゛用し得ることにより、１
−ランジスタ４２が電圧調整作用をする。

電圧Ｖｒｅｒが節４４とｖｃｃの間に接続された抵抗４
６と、５個の直列接続のダイオード４８乃至５８と、シ
ョットキー・トランジスタ６ｏを介してアースに接続さ
れた直列接続のシ］ツＩ・キー・ダイオード５８によっ
て形成される。グイＡ−ド４８乃至５８の両端のダイオ
ード降下がトランジスタ６０に対して温度補償した電圧
降下を加える。

１−ランジスタロ０は、そのベースとｖｃｃの間に接続
された抵抗６２により、オン状態に保たれる。

動作について説明すると、トランジスタ６０がオン状態
に保たれ、ダイオード５８の陰極がアースに保たれ、ト
ランジスタ３４のベース゛ｂアースに保たれる。従って
、抵抗４６及びダイオード４８乃至５８を介してアース
に至る電流通路を作ることにより、電圧駐＊　Ｖ　、。

、が形成される。電圧Ｖ　は電圧■、。「よりもダイオ
ード１個分の降下Ｃ だけ低い。トランジスタ３４はオン状態に保たれ、その
ベースがアースに接続される。

プログラミングの際、供給線１０に−・層高い電圧を加
えることが必要である。その為、トランジスタ６０のベ
ースの電圧をトランジスタ６４を介してアースに引張る
ことにより、トランジスタ６０をターンオフする。トラ
ンジスタ６４のベースが直列接続された２つの抵抗６６
．６８の間に接続され、抵抗６８はアースに接続され、
抵抗６０はツェナ・ダイオ−ドア０を介してプログラミ
ング電圧ｖｌ）に接続される。ツェナ・ダイオードが電
圧Ｖ　で降伏して、トランジスタ６４をターンオンし、
トランジスタ６０をターンオフする。これによって抵抗
４６がトランジスタ４２を完全にターンオンし、抵抗４
０がトランジスタ３４をターンオンする。この為、供給
線１０には、プログラミングの為の一層高い電圧が得ら
れる。

第３図には、第１図に２４．２６で示すセンスアンプの
回路図が示されている。センスアンプはショットキーＮ
ＰＮトランジスタ７２で構成された電流ミラーで構成さ
れ、このトランジスタのエミッタがアースに接続され、
コレクタが節７４に接続されている。節７４が、第１図
のＹ復号トランジスタ２０又は２２の一方からのセンス
アンプに対する入力を構成する。電流ミラーのもう一方
の側はＮＰＮトランジスタ７６で構成され、そのエミッ
タがアースに接続され、コレクタが節７８に接続される
。Ｎ　Ｐ　Ｎ　＋−ランジスタ８０のベースがｗｉ７８
に接続され、そのエミッタがトランジスタ７２．７６の
ベースに接続され、そのコレクタがｖＣｃに接続されて
いる。

トランジスタ７２．７６のベースが抵抗８２を介してア
ースに接続される。トランジスタ８４のエミッタが抵抗
８６を介して節７８に接続され、そのコレクタがｖｃｃ
に接続されている。トランジスタ８４のベースが直列接
続の２つのダイオード８８を介して節７８に接続される
と共に、抵抗９０を介してｖｃｃに接続されている。プ
ログラミングの為、トランジスタ８４のベースがショッ
トキー・ダイオード９２を介して信号ＩＩ　Ｐ　ＩＩに
接続され、節７８もショットキー・ダイオード９４を介
して信号“Ｐ″に接続されている。非プログラミング・
モードでは、電流ミラーは節７４からの電流のシンクと
して作用し得る。節７４が線９６を介してＹ復号１−ラ
ンジスタ２０．２２に接続され、更にＮＰＮショットキ
ー・（−ランジスタ９８のエミッタに接続され、１〜ラ
ンジスタ９８は、そのコレクタを直列接続の抵抗１００
及びショット４−−・ダイオード１０２を介してＶＣｃ
に接続することにより、エミッタ・フォロワとして構成
される。

トランジスタ９８のベースが直列抵抗１０６を介して節
１０４に接続され、ｆｌｉ１０４が抵抗１０８を介して
ＶｃＣに接続される。抵抗１００とダイオード１０２の
接続点がショットキーＮＰＮトランジスタ１１０のベー
スに接続され、そのコレクタが抵抗１１２を介してｖＣ
Ｃに接続されると共に、そのエミッタがショットキー・
トランジスタ１１４．１１６のベースに接続される。シ
ョットキー・トランジスタ１１４のエミッタが節１１８
に接続され、そのコレクタは抵抗１２０を介してＶ。Ｃ
に接続される。トランジスタ１１６のコレクタが節１２
２に接続され、そのエミッタが節１１８に接続される。

節１２２が直列接続の抵抗１２４及びショツ１−キー・
ダイオード１２６を介してｖｃＣに接続される。節１１
８が抵抗１２８を介してアースに接続されると共に、シ
ョットキー・ダイオード１３２を介してショットキー・
１−ランジスタ１３０のベースにも接続される。

１−ランジスタ１３０のベースが抵抗１３４を介してア
ースに接続され、そのコレクタが直列抵抗１３８を介し
てショットキー・トランジスタ１３６のベースに接続さ
れている。トランジスタ１３６のベースが節１１８に接
続され、そのコレクタがトランジスタ１４０のエミッタ
に接続され、トランジスタ１４０のベースがショットキ
ー・ダイオード１４２を介して面１２２に接続されてい
る。

トランジスタ１３６のコレクタが出力ビンに接続される
と共にダイオード１３７を介して節１２２に接続される
。トランジスタ１４０のエミッタが直列接続の抵抗１４
６及びショットキー・ダイオード１４８を介してベース
に接続される。トランジスタ１４０のベースがショット
キー・Ｉ・ランジスタ１５０のエミッタにも接続され、
トランジスタ１５０のベースがトランジスタ１１４のコ
レクタに接続され、且つそのコレクタが抵抗１５２を介
してｖｃｃに接続される。トランジスタ１４０がショッ
トキー接合を介してトランジスタ１５４のコレクタに接
続され、］・ランジスタ１４０のベースがトランジスタ
１５４のエミッタに接続される。

トランジスタ１５４のベースが抵抗１５８を介して節１
５６に接続され、節１５６が抵抗１６０を介してＶ　に
接続されると共に、直列接続のシヨＣ ット４ニー・ダイオード１６２及びダイオード１６４を
介してアースに接続される。

動作について説明すると、１ａ９６に電流が流れない結
果として、節７４の電圧が下がる時、エミッタ・フォロ
ワ・トランジスタ９８を介して節７４に電流が流れる様
にされる。トランジスタ９８に電流が流れる時、抵抗１
００の両端の電圧降下が増加して、トランジスタ１１０
をターンオフし、これによってトランジスタ１１４．１
１６がターンオフになる。トランジスタ１１４．１１６
がターンオフになると、トランジスタ１３６もターンオ
フになり、出力端子が高になる。この代りに、トランジ
スタ９８のエミッタ・フォロワに電流が流れない時、抵
抗１００がトランジスタ１１０のベースを高に引張って
、トランジスタ１１４．１１６をターンオンする。これ
によってトランジスタ１３６のベースの電圧が高くなり
、こうしてトランジスタ１３６をターンオンし、出力端
子が低電圧になる。従って、センスアンプはメモリ・セ
ルを通る電流を感知する機能を行なう。

メモリ・セルに電流が流れている時、第１の状態が存在
する。メモリ・セルを介してヒンスアンブに流れる電流
がない時、第２の論理状態が存在する。然し、電圧調整
器３２によって供給線１０から除かれる過渡状態が、ト
ランジスタ１３６のコレクタから出力端子に供給される
電流によって起るものであることに注意されたい。この
Ｗｉ流が抵抗１６６を介してトランジスタ１４０から供
給される。この抵抗がトランジスタ１４０のコレクタと
Ｖ。０の間に接続されている。この電流は短い持続時開
の間、非常に高くなることがあり、好ましい実施例では
、２０ミリアンペア／ナノ秒の出力という様に高くなる
ことがある一出力端子を最初に充電１６時の電流サージ
により、供給電圧が一時的に減少し、その後増加する。

電圧ｖＩＪ整器３２が供給線１０からこの過渡状態を取
去り、こうしＣ各々のメｔす・セルに対する供給線１０
の過渡的な応答を防止する。

センスアンプはプログラミングの間、出力端子に外部電
圧を加えることによって、電流ミラ一部分を通る電流を
増加することも出来る。トランジスタ１７２のベースに
接続されたダイオード１７０が設けられている。トラン
ジスタ１７２のベースが抵抗１７４を介してアースに接
続され、そのエミッタがトランジスタ７２．７６のベー
スに接続され、そのコレクタがトランジスタ７２のコレ
クタに接続されている。出ノｊ端子がツェナ・ダイオー
ド１７０の降伏電圧より高い電圧に接続されている時、
トランジスタ１７２がターンオンになる。これによって
実効的にセンスアンプの電流源部分を通る電流が増加し
、こうしてメモリ素子を通る電流を増加する。

要約すれば、供給電圧と、可融リンクを用いる静止形の
プログラム可能なメモリのメモリ・セルに対重る供給線
の間に接続される電圧調整器を１是供した。この電圧調
整器は、各々のメモリ・セルに対する供給線を一定電圧
に保ち、こうして供給線の種々の過渡状態による電圧の
変化が出力の状態を変えることがない様にする。メモリ
・セルを介してアースに流れる電流を感知して、その論
理状態を決定するセンスアンプが設けられている。

好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められた本発明の範囲内で、種種の変更を加え
ることが出来ることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１）　　チップの給電線に現われる電圧過渡状態に影
響されないプログラム可能なメモリ・チップ上のプログ
ラム可能なメモリ・マトリクスに於て、行及び列に分【
ノで配置された静止形メモリ・セルのマトリクスと、該
メモリ・セルの各々に接続されたマトリクス電圧供給線
と、前記メモリ・ヒルの列に夫々付設された複数個のビ
ット線とを有し、各々のメモリ・セルは関連する１つの
ビット線に出ツノが接続されており、更に、前記メモリ
・セルの行に夫々付設されていて、関連する行のメモリ
・ヒルを選択的に作動して、その出力を関連するビット
線に接続する複数個のワード線と、前記チップの給電線
及び前記マトリクス供給線の間に接続されていて、前記
チップの給電線上の電圧過渡状態に無関係な一定の電圧
を前記マトリクス供給線に発生ずる隔離手段とをイＩす
るプログラム可能なメモリ・マトリクス。

（２）　　第（１）項に記載したプログラム可能なメモ
リ・マトリクスに於て、前記隔離手段が前記マトリクス
給電線の電圧をチップの給電線の電圧より低い電圧に調
整する電圧調整器で構成されているプログラム可能なメ
モリ・マ］ヘリクス。

（３）　　第（１）項に記載したプログラム可能なメモ
リ・マトリクスに於て、選ばれた１つのメモリ・セル゛
が、２進方式の第１の論理状態では、前記マトリクス供
給線から関連した１つのビット線に対する電流通路を作
ると共に、第２の論理状態では電流通路を作らないプロ
グラム可能なメモリ・マトリクス。

（４）　　第（３）項に記載したプログラム可能なメモ
リ・マトリクスに於て、前記メモリ・セルがコレクタ・
エミッタ通路を持つバイポーラ・トランジスタと、該コ
レクタ・エミッタ通路と直列に接続された可融リンクと
で構成されていて、電流が前記チップの給電線から前記
トランジスタ及び前記可融リンクを介して前記関連した
１つのビット線へ流れる様になっており、前記トランジ
スタのベースが関連した１つのワード線に接続されてそ
れを作動し、前記メモリ・セルの論理状態が前記可融リ
ンクが開であるか開であるかの関数である様なプログラ
ム可能なメモリ・マトリクス。

（５）　　第（３）項に記載したプログラム可能なメモ
リ・マトリクスに於て、各々のピッ！・線の電流のシン
クとなり、前記ビット線からの電流出力を感知する感知
手段と、センスアンプ手段によって制御されて、前記ビ
ット線線から１１ａ記感知手段に電流が出力される時に
第１の電圧を出力するど共に、前記ビット線から感知手
段に電流が出力されない時に第２の電圧を出力する出力
手段とを有するプログラム可能なメモリ・マトリクス。

（６）　　第（１）１０に記載したプログラム可能なメ
モリ・マトリクスに於て、各々のビット線に接続されて
いて、関連する１つのワード線によつ゛Ｃ該ビット線に
接続された関連する１つのメモリ・セルの論理状態を感
知する感知手段を有するプログラム可能なメモリ・マト
リクス。

（１）　　プログラム可能なメモリ・チップにある過渡
状態に影響されないプログラム可能なメモリ・マトリク
スに於て、前記チップに電圧を供給するチップ給電線と
、マトリクス供給線と、前記チップ給電線及びマトリク
ス供給線の間に設【プられていて、前記給電線の電圧よ
りも一層低い一定の電圧を前記マ］・リクス供給線に供
給し、前記マトリクス供給線を前記チップ給電線の電圧
過渡状態から隔離する隔離手段と、行及び列に分けて配
置されていて、前記マトリクス供給線の片側に接続され
、夫々関連１”る１つのメモリ・セルの論理状態を決定
する直列ヒユーズ、該関連するヒ」−ズが閏である時に
存在する第１の論理状態、及び前記ｆｉｌ連するヒユー
ズが開である時に存在する第２の論理状態を持つコレク
タ共通のメ七り・ヒルのマトリクスと、夫々前記メモリ
・セルの列に付設されていて、各々の前記メモリ・ヒル
が前記７１−リクス供給線と関連する１つの当該ピッ１
〜線の間に電流通路を作る様な複数個のビット線と、夫
々前記メモリ・セルの行に付設されていて、前記関連す
るビット線に接続する為に、前記メモリ・セルの関連す
る行を選択的に作動する複数個のワード線と、各々のビ
ット線を外部電流シンクに選択的に接続して、１つのメ
モリ・セルの選択により、前記マトリクス供給線から前
記選択されたメモリ・ヒルを介して前記ビット線並びに
匍記外部電流シンクに電流が流れる様にする手段とを有
する過渡状態に影響されないプログラム可能なメモリ・
マトリクス。

（８）　　第（１）項に記載した過渡状態に影響されな
いプログラム可能なメモリ・マトリクスに於て、前記隔
離手段が電圧調整器で構成されている過渡状態に影響さ
れないプログラム可能なメモリ・マトリクス。

（９）　　第（７）項に記載した過渡状態に影響されな
いプログラム可能なメモリ・マトリクスに於て、前記外
部電流シンクが、電流を感知して、関連する１つの選択
されたメモリ・セルを介して前記マトリクス供給線から
電流が通される時に第１の電圧を出力すると共に、前記
選択されたメモリ・セルが第２の論理状態にある時に第
２の電圧を出力するセンスアンプで構成されている過渡
状態に影響されないプログラム可能なメモリ・マトリク
ス。

（１０）　　第（１）項に記載した過渡状態に影響され
ないプログラム可能なメモリ・７１−リクスに於て、各
々のメモリ・セルがエミッタ・コレクタ通路を持つＮ　
Ｐ　Ｎ　＋−ランジスタで構成され、該トランジスタの
コレクタが前記マトリクス供給線に接続され、そのエミ
ッタが前記関連したヒユーズと直列に、関連する１つの
ワード線に接続されたトランジスタのベースに接続され
ている過渡状態に彰雪されないプログラム可能なメモリ
・マトリクス。

【図面の簡単な説明】

第１図はメモリ・セルに調整されたコレクタ電圧を用い
るプログラム可能なメモリのセル・マトリクスの回路図
、第２図は電圧調整器の回路図、第３図はセンスアンプ
の回路図である。 主な符号の説明 １０：電圧供給線 １２．１４：メモリ・トランジスタ １６．１８：ヒユーズ ３２：電圧調整器 ｖｃＣ：供給電圧 ８Ｌ　　、ＢＬ　　：ビット線 ＷＬｏ、ＷＬｌ　：ワード線

Claims (1)

【特許請求の範囲】
1. 　チップの給電線に現われる電圧過渡状態に影響されな
   いプログラム可能なメモリ・チップ上のプログラム可能
   なメモリ・マトリクスに於て、行及び列に分けて配置さ
   れた静止形メモリ・セルのマトリクスと、該メモリ・セ
   ルの各々に接続されたマトリクス電圧供給線と、前記メ
   モリ・セルの列に夫々付設された複数個のビット線とを
   有し、各各のメモリ・セルは関連する１つのビット線に
   出力が接続されており、更に、前記メモリ・セルの行に
   夫々付設されていて、関連する行のメモリ・セルを選択
   的に作動して、その出力を関連するビット線に接続する
   複数個のワード線と、前記チップの給電線及び前記マト
   リクス供給線の間に接続されていて、前記チップの給電
   線上の電圧過渡状態に無関係な一定の電圧を前記マトリ
   クス供給線に発生する隔離手段とを有するプログラム可
   能なメモリ・マトリクス。