JPH03154914A - 半導体記憶装置のインターフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主として携帯型半導体記憶装置に供給する電源
及び人、出力信号用のインターフェイス回路に関する。

〔従来の技術〕

第３図は従来の携帯型半導体記憶装置のインターフェイ
ス回路のブロック図であり、図中１は携帯型半導体記憶
装置、４０はインターフェイス回路を示している。携帯
型半導体記憶装置１はスタチックラム（ＲＡＭ）２を備
えており、その端子ＣＥにはカードイネーブル信号線２
９がインターフェイス回路４０の単方向バッファ４１、
信号線１６．３ステート単方向バツフア３を介して、ま
たスタチックラム２のＡＤＲＥＳＳ、　ＯＥ、　Ｍｌ’
端子にはデータバス３１がインターフェイス回路４０の
単方向へソファ群４２、入力バス１７．３ステ一ト単方
向バツフア群４を介して、更にスタチンクラム２のＤＡ
ＴＡ端子にはデータバス３１がインターフェイス回路４
０の双方向バッファ群４３、人出力ハスＩ８．３ステー
ト双方向バソ、ファ群５を介して夫々接続されており、
スタチックラム２にアクセスし、スタチックラム２に対
する書込み、これからの読出しを行い得るようになって
いる。

１３は外部電源に繋がる給電線であり、携帯型半導体記
憶装置１内において電圧検出器７に接続されると共に、
トランジスタ６を介在させて内部電源である電池８に繋
がる給電線１４に接続されている。

給電線１３は図面には表れていないが単方向バッファ４
１、単方向バッファ群４２、双方向バッファ群４３へも
給電を行うようになっている。一方給電線１４は電池８
を備え、この電池８と前記トランジスタ６との間に電流
制限抵抗９、逆充電防止ダイオード１０が直列に設けら
れ、またこれらと並列にコンデンサ１１が設けられてい
る。そして給電線１４はスタチックラム２の記憶保持の
ため、スタチックラム２．３ステート単方向バツフア３
．３ステ一ト単方向バツフア群４、及び３ステ一ト双方
向バツフア群５にも接続されると共に、プルアップ抵抗
１２を介してスタチックラム２のＣＢ端子に接続されて
いる。トランジスタ６はベースが電圧検出回路７に、ま
たエミッタが前記給電線１３に、更にｍｌｌレジタ給電
線１４に接続されている。電圧検出回路７は給電線１３
の外部電源電圧をトランジスタ６のベースに印加し、こ
の電圧が予め定められた閾値電圧ｖｌを越えるとトラン
ジスタ６はオン状態となり、給電線１３がトランジスタ
６を介して給電綿１４に接続されると共に、電圧検出回
路７からは各３ステート単方向バツフア３．３ステ一ト
単方向バツフア群４．３ステ一ト双方向バツフア群５に
ハイレベル“Ｈ”の信号を出力し、これらバッファ３．
バッファ群４，５をイネーブル状態とする。

また給電線１３の電圧が閾値ｖ１に達しないときはトラ
ンジスタ６はオフ状態となると共に、バッファ３、バッ
ファ群４．５にローレベル３Ｉ、′の信号を出力し、こ
れらをディセーブル状態とするようになっている。トラ
ンジスタ６がオンの状態のとき、即ちバッファ３、バッ
ファ群４，５がイネーブル状態になっているときはイン
ターフェイス回路４０の単方向バッファ４１、単方向バ
ッファ群４２、双方向バッファ群４３も給電線１３から
の給電によりイネーブル状態になっており、端末機はカ
ードイネーブル信号線、入力バス３１．入出力バス３２
を介して携帯型半導体記憶装置ｌのスタチックラム２に
アクセス可能となる。

またこの状態においては給電線１４の電位は、電池８の
電位よりも高いため、電池８が消耗されることはなく、
また逆充電防止ダイオードｌＯのため電池８に電流が流
れることはない。

一方トランジスタロがオフの状態のとき、即ちバッファ
３．バッファ群４，５がディセーブル状態のときは給電
＆１１１４には電池８の電圧が印加され、スタチックラ
ム２のＣＢ端子はプルアップされた状態となっており、
スタチンクラム２の記憶データは保存されることとなる
。

〔発明が解決しようとする課題〕

ところでこのような従来のインターフェイス回路におい
ては、給電線１３に対する外部電源の接続又は遮断時に
おける給電線１３．１４の電圧は次のように推移する。

第４図は外部電源が給電線】３に接続されている状態か
ら遮断された直後の状態における電圧の推移を示す説明
図であり、横軸方向に時間を、縦軸方向に電圧をとって
示しである。

いま、外部電源が給電線１３に接続されている状態でこ
れを遮断したものとすると、給電線】３の電圧はその後
援やかに降下する。電圧が閾値電圧Ｖ以下に迄降下する
とトランジスタ６がオフ状態になり、先ずコンデンサ１
１が放電し、この放電特性に応じた電位で推移した後、
電池８の電圧に向けて降下してゆくが、この過程でカー
ドイネーブル信号線１６．１７．１８の電圧は給電線１
３の降下特性に従って降下するから、その電圧が所定電
圧値を横切ったときバッファ３．バッファ群４，５に瞬
時電流が流れ、電流制限抵抗９の抵抗値Ｒに電圧降下（
Ｒ−１＞を発生させる。これによって給電線１４の電圧
はこの電圧降下分だけ降下し、この電圧がスタチックラ
ム２の記憶保持に必要な電圧以下となると記憶内容の維
持が保証されないこととなるという問題があった。

第５図はＩｃ等の各種半導体素子における入力電圧と電
源電流との関係を示すグラフであり、このグラフから明
らかな如く、入力電圧はＯＶ、　Ｖｃｃとの中間の値を
とったとき大きな電源電流が生じることが解る。

本発明はかかる事情に鑑みなされたものであって、その
目的とするところは、外部電源の接続遮断時における内
部電源電圧の瞬時降下を抑制し、高い信頼性が得られる
半導体記憶装置のインターフェイス回路を提供するにあ
る。

〔課題を解決するだめの手段〕

本発明の係る携帯型半導体記憶装置のインターフェイス
回路は、閾値電圧Ｖ、を設定され、電源の接続、遮断を
制御する電圧検出回路、Ｖ１よりも小さい閾値電圧ｖ２
を設定され、イネーブル信号と所定電位とを入力とする
選択回路を動作させる電圧検出回路、及びＶ１よりも大
きい閾値電圧ｖ２を設定され、入出力バスと所定電位と
を入力とする選択回路、並びに入出力ハスと所定電位と
を入力とする選択回路を動作させる電圧検出回路とを具
備する。

〔作用〕

本発明にあってはこれによって、各選択回路と半導体記
憶装置とを結ぶ信号線は所定電位に維持され、過渡的な
電圧は瞬時的で、内部電源電圧の瞬時降下は生じない。

Ｃ実施例〕 以下本発明をその実施例を示す図面に基づき具体的に説
明する。

第１図は本発明に係る携帯型半導体記憶装置のインター
フェイス回路（以下本発明回路という）のブロック図で
あり、図中１は携帯型半導体記憶装置、２０はインター
フェイス回路を示している。

携帯型半導体記憶装置２０は従来装置と同様にスタチッ
クラム２．３ステート単方向バツフア３．３ステ一ト単
方向ハソフア群４．３ステ一ト双方向バツフア群５及び
トランジスタ６、電圧検出回路７等を備えている。また
インターフェイス回路２０は、電圧検出回路２１．２２
、選択回路２３５選択回路群２４．２５等を備えている
。

携帯型半導体記憶装置１のスタチックラム２におけるＣ
ε端子にはインターフェイス回路２０における選択回路
２３が信号線１６及び３ステート単方向バツフア３を介
して接続され、またスタチックラム２のＡＤＲＥＳＳ、
　ＯＢ、　ＷＥ端子にはインターフェイス回路２０の選
択回路群２４が信号線１７．３ステ一ト単方向バツフア
群４を介して接続され、更にスタチックラム２のＤＡＴ
Ａ端子にはインターフェイス回路２０の選択回路群２５
が信号線■８及び３ステ一ト双方向バツフア群５を介し
て接続されている。

１３は図示しない外部電源からの給電線であり、携帯型
半導体記憶装置１内において並列的にトランジスタ６及
び電圧検出器７に接続されると共に前記トランジスタ６
を介して電池８に繋がる給電線１４に接続されている。

また給電′４１Ａ１３は、インターフェイス回路２０に
おける電圧検出回路２１．２２及びカードイネーブル信
号線２９に接続されている。

給電線１３とカードイネーブル信号２９との間にはプル
アンプ抵抗２６が介装しである。

また給電線１４は電池８の正極側に電流制限抵抗９、逆
充電防止ダイオード１０を介在させると共に、これらと
並列的にノイズを吸収し、或いは瞬断時の電圧降下を防
止するためのコンデンサ１１を介在させて接地されてい
る。また給電線１４、携帯型半導体記憶装置ｌにおける
スタチックラム２のＰ端子と、またプルアンプ抵抗１２
を介在させてＣε端子と接続され、更に３ステーｌ−単
方向バソファ３．３ステ一ト単方向ハソフア群４及び３
ステ一ト双方向バツフア群５の各Ｐ端子と接続されてい
る。

トランジスタ６はそのゲートが電圧検出器７に、更にエ
ミッタは給電線１３に、更にコレクタは給電線１４に夫
々接続されており、ヘースに電圧検出器７からの印加電
圧が閾値電圧Ｖ、に達しないときはトランジスタ６はオ
フ状態に、また閾値電圧ｖ１以上の電圧が印加されると
、トランジスタ６はオン状態となり給電線１３は給電線
１４と導通状態となるようにしである。

トランジスタ６がオン状態となると、給電線１４には給
電線１３から閾値電圧ｖ１を越える電圧が印加されるこ
ととなり、この電圧は電池８の電圧よりも高く、この間
は電池８は消耗されることがなく、また、逆充電防止ダ
イオード１０によって電池８を損傷することもない。

一方トランジスタロがオフ状態となると瞬時的にコンデ
ンサＩＩの放電によって、閾値電圧に近い電圧値に保持
された後、電池８の電圧番こ向けて降下し、この電池電
圧がプルアンプ抵抗１２を通じてスタチックラム２のＣ
Ｅ端子に印加され、スタチックラム２の記憶内容が消滅
することなく保持される。

電圧検出器７には予め閾値電圧ｖ１が設定されており、
給電線１３の電圧が閾値電圧を越えると、換言すればハ
イレベルの信号）Ｉを、また閾値電圧Ｖ。

に達しないときはローレベルの信号りを、夫々３ステー
ト単方向バツフア３．３ステ一ト単方向バツフア群４．
３ステ一ト双方向バツフア群５に出力し、これらを夫々
イネーブル信号、ディセーブル状態とするようになって
いる。

イネーブル状態になると、カードイネーブル信号２９、
人力バス（アドレス信号、アウトプットイネーブル信号
５　ライトイネーブル信号等）３０、入出力バス（デー
タ信号）３１及び接地線とが選択的にスタチックラム２
に対するアクセスが可能となり、入力バス３０、入出力
バス３１を通じてスタチックラム２に対する書込み、読
出しが行われることとなる。

一方インターフェイス回路２０における電圧検出回路２
１．２２は夫々電圧検出レベルとしての閾値電圧Ｖｚ、
Ｖｓが夫々設定されており、これら閾値電圧は電圧検出
器７の閾値電圧ｖ１との間に下記の関係が成立するよう
に設定されている。

Ｖｆｆｉ〈Ｖｌ〈Ｖ：１ 電圧検出回路２１は給電線１３の電圧がｖ２に達しない
状態では、ローレベル”Ｌ”の信号を、インターフェイ
ス回路２０の選択回路２３に出力し、該選択回路２３に
接地線３３を選択さゼで、その信号を信号線１６に出力
させ、また給電線１３の電圧がｖ２に達するとハイレベ
ル“Ｈ”の信号を選択回路２３へ出力し、該選択回路２
３にカードイネーブル信号線２９を選択させ、その信号
を同様に信号線１６に出力させるようになっている。

一方電圧検出回路２２は給電線１３の電圧がｖ３に達し
ないときは、ローレベル“Ｌ”の信号を選択回路群２４
．２５及び動作可能信号線３４へ出力し、また給電線１
３の電圧がり、に達したときはハイレベル“”　Ｈ”の
信号を同じく選択回路２４．２５及び動作可能信号線３
４へ出力するようになっている。選択回路群２４は電圧
検出回路２２からローレベルの信号が入力されたときは
接地線３３を選択し、その電位を信号４１１７．　３ス
テーｉ・単方向バッファ群４を介して、スタチンクラム
２のＡＤＲＩｉＳＳ、　Ｏｆ！、切Ｅ端子に出力し、ま
たハイレベルの信号が入力されたときは入力バス３０を
選択し、その信号を信号線１７，３ステ一ト単方向バツ
フア群４を介して同じくスタチ・７クラム２の＾ＤＲ［
！ＳＳ、　ＯＩＥ、　ＷＥ端子に出力するようになって
いる。

選択回路２５は電圧検出回路２２からローレベルの信号
が入力されると接地線３３を選択し、その電位を信号綿
１８，３ステート双方向バッファ５を介し２ てスタチックラム２のＤＡＴＡ端子に入力させ、またハ
イレベルの信号が入力されると入出力バス３１を選択し
、方向制御信号！ｆｌＡ３２の制御信号のもとてその信
号を信号線１Ｂ、３ステ一ト双方向バツフア群５を通じ
てスタチンクラム２のＤＡＴＡ端子へ、又はここから入
出力ハス３１側に信号を人、出力するようになっている
。なお１９．３２は夫々３ステ一ト双方向バツフア群５
１選択回路群２５に対する方向制御信号である。

而してこのような本発明回路の動作、特に外部電源の接
続、遮断時における動作について第２図に示すタイミン
グ図と共に説明する。

（Ａ）給電線１３に対し外部電源を接続するときく給電
線１３の電圧かり２以下のとき〉いま給電線１３に外部
電源を接続すると、給電線１３の電圧は第２図（イ）に
示す如く緩やかに立上がるが、この過程で電圧がｖ２に
達する迄の間は電圧検出器２１．２２．　７からはいず
れもローレベルの信号が出力されるから、選択回路２３
、選択回路群２４、２５はいずれも接地線３３を選択し
、夫々信号線１６、１７．１８を介して接地電位を携帯
型半導体記憶装置１のバッファ３．バッファ群４，５に
印加している状態となっている。一方携帯型半導体記憶
装置１の給電綿１４には電池８の電圧が電流制御抵抗９
、逆充電防止ダイオード１０を介して印加されており、
給電線１４の電圧が瞬時降下することはない。

く給電線１３の電圧がｖ２に達したとき〉給電線１３の
電圧がＶ２４こ達すると電圧検出器２１からハイレベル
の信号が出力され、選択回路２３はカドイネーブル信号
線２９を選択し、第２図（ニ）に示す如くハイレベルの
信号が信号線１６に出力し、一方選択回路群２４．２５
はいずれも接地線３３を選択しており、信号線１７．１
８は接地電位となっているから給電線１４の電圧が瞬時
降下することはない。

く給電線１３の電圧がｖｌに達しないとき〉給電線１３
の電圧がｖｌに達すると電圧検出回路７からハイレベル
の信号が出力され、トランジスタ６がオン状態となり、
給電線１３は給電線１４と導通状態となり、電圧検出回
路７からはハイレベルの信号がバッファ３．及びバッフ
ァ群４，５に出力され、これらをイネーブル状態とする
。

ところでこの時点においては信号線１６にはカドイネー
ブル信号が入力されており、また信号線１７、１８には
接地電位が印加されているから同様に給電線Ｉ４の瞬時
降下は生しない。

〈給電線１３の電圧かり、に達したとき〉給電線１３の
電圧がｖ３に達すると、電圧検出回路２２からハイレベ
ルの信号が出力され、選択回路２４２５は夫々入力バス
３０．入出力バス３１を選択し、その信号が信号線１７
．１８に人力され、第２図（ハ）に示す如くに動作領域
となり、また信号綿１６にはカードイネーブル信号が人
力され第２図（ニ）の状態に維持されるから瞬時降下は
生じない。

（Ｂ）給電線１３に対し外部電線を遮断するときく給電
線１３の電圧ＶがＶ、＞Ｖ　＞Ｖ、となったとき〉給電
線１３の電圧Ｖがｖ３以下になると電圧検出回路２２か
らはローレベルの信号が選択回路群２４．２５に入力さ
れ、これら選択回路群２４．２５は夫々接地線３３を選
択し信号線１７．１８に接地電位が印加され５ 一方選択回路２３はカードイネーブル信号線２９を選択
しており信号線１６にはハイレベルの信号が印加されて
いるから瞬時降下は生じない。

く給電線１３の電圧Ｖがν＋　＞　Ｖ　＞　Ｖｚとなっ
たとき〉給電線１３の電圧Ｖがｖ１以下になると、トラ
ンジスタ６がオフ状態になると共に、電圧検出回路７か
らはローレベルの信号がバッファ３、バッファ群４．５
に出力される。

トランジスタ６がオフ状態になると、給電線１４の電位
はコンデンサ１１の放電特性に応じて変化するが、その
後は電池８の電位に一致する。

ところでこの過程においては信号線１７．１８の電位は
接地レベルにあり、また信号線１６の電位はカドイネー
ブル信号の電位に保持されているからバッファ３．バッ
ファ群４．５への電源電流は非常に小さく、給電線１４
の電位を瞬時降下させることはない。

〈給電線１３の電圧ＶがＶ２＞Ｖとなったとき〉給電線
１３の電位がｖ２以下になると、電圧検出回路２１．２
２．　７からの信号はいずれもローレベルと６ なり、選択回路２３．　ｉｌ択回路群２４．２５は接地
線３３を選択する。これによって信号線１６．１７．１
８の電位は全て接地レベルとなり給電線１４の電位を瞬
時降下させることはない。

以上の如く給電線１３の立−Ｆす、立下り過程において
信号線１６．１７．１８の各電位の変化は、選択回路２
３２選択回路群２４．２５の切換わり時に生しるが切換
わり速度は一瞬（通常数Ｉｏｎｓ程度）であるため、こ
の過渡期においては給電線１４には瞬時電圧降下は生し
ることがなく正常な電圧が印加され、スタチックラム２
の記憶は安全に保持される。

またこの過渡期においてはラソチア、プの発生もないか
ら、携帯型半導体記憶装置の半導体の破壊、劣化も防止
し得る。

なお、上述した実施例においては携帯型半導体記憶装置
に適用した場合について説明したが、何らこれに限るも
のではない。またＣμＯ５ＴＴＬバイポーラ、ＢｉＣμ
ｏｓプロセス等で１チツプに容易に集積できるから１チ
ツプの集積回路として構成してもよい。

また、前記した実施例においては選択回路２３゜２４．
２５はいずれも接地線３３の接地電位を選択肢とした場
合について説明したが、特にこれに限るものではなく、
これを同じ効果を有する所定電位としてもよいことは勿
論である。

〔発明の効果〕

以上の如く本発明装置にあっては電源の立上り、立下が
り時の過渡期に半導体記憶装置の内部電源の瞬時電圧降
下、並びにう・７チアソプを確実に防止することが出来
て安全性に優れ高い信顛性が得られるという優れた効果
を奏するものである。

【図面の簡単な説明】

第１図は本発明回路のブロック図、第２図は同じくタイ
ミング図、第３図は従来のインターフェイス回路のブロ
ック図、第４図は従来回路の内部電源と外部電源との切
換え時の電圧の推移を示す説明図、第５図は同じく電源
電流と入力電圧との一般的な関係を示すグラフである。 １・・・携帯型半導体記憶装置　　２・・・スタチック
ラム　　３・・・３ステート単方向ハソフア　　４・・
・３ステ一ト単方向ハソフア群　　５・・・３ステ一ト
双方向バツフア群　　６・・・トランジスタ　　７・・
・電圧検出回路　　８・・・電池　　１６・・・力〜ト
イネーブル信号線　　１７・・・入力ハス　　１８・・
・入出力バス２１、２２・・・電圧検出回路　　２３・
・・選択回路　　２４゜２５・・・選択回路群　　３３
・・・接地線なお、図中、同一符号は同−又は相当部分
を示す。

Claims (1)

【特許請求の範囲】
1. （１）メモリに対する書込み、読出し用電源の電圧が、
   閾値電圧Ｖ＿１に達したか否かを検出してその電源の接
   続、遮断を制御する電圧検出回路を備えた半導体記憶装
   置に、イネーブル信号線、入力バス、入出力バスを繋ぐ
   インターフェイス回路において、前記電圧検出回路の閾
   値電圧Ｖ＿１よりも低い閾値電圧Ｖ＿２を設定され、イ
   ネーブル信号と所定電位とを選択する第１の選択回路を
   動作させる第２の電圧検出回路と、Ｖ＿１よりも高い閾
   値電圧Ｖ＿３を設定され、入力バスの信号と所定電位と
   を選択する第２の選択回路、及び入出力バスの信号と所
   定電位とを選択する第３の選択回路を夫々動作させる第
   ３の電圧検出回路とを具備することを特徴とする半導体
   記憶装置のインターフェイス回路。