JPS598366A - 半導体メモリ− - Google Patents
半導体メモリ−Info
- Publication number
- JPS598366A JPS598366A JP57117222A JP11722282A JPS598366A JP S598366 A JPS598366 A JP S598366A JP 57117222 A JP57117222 A JP 57117222A JP 11722282 A JP11722282 A JP 11722282A JP S598366 A JPS598366 A JP S598366A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- power source
- power supply
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳスタティック型メモリーに適する半導
体メモリーに関する。
体メモリーに関する。
第１図は従来考えられているバッテリーバックアップ・
システムである。図中１はメモリーＩＣ（集積回路）、
２はパワーダウン検出回路で、この回路２は第２図に示
される如くツエナータ゛イオード３、トランジスタ４、
抵抗５〜７で形成される。８はバッテリー、９，１０は
ダイオード、ｘｚはインバータ、１２はナンド回路テ゛
ある。この第１図の回路は、電源電圧ＶＤＤが一定値を
割ると、パワーダウン検出回路２の出力Ｐ、Ｆが′１＃
から”０＃レベルとなり、ナンド回路１２の出力ａが°
′０”から′１″レベルに切シ換わってこのレベルを保
持するため、メモリーＩＣ１が非動作し続は又、ダイオ
ードの切りかえによってバックアップ電源が供給される
Ｏこの第１図のシステムの問題点は、メモリーＩＣＪの
外付は回路が多く、設計上及び実装面積上問題点が多か
ったことでおる。
システムである。図中１はメモリーＩＣ（集積回路）、
２はパワーダウン検出回路で、この回路２は第２図に示
される如くツエナータ゛イオード３、トランジスタ４、
抵抗５〜７で形成される。８はバッテリー、９，１０は
ダイオード、ｘｚはインバータ、１２はナンド回路テ゛
ある。この第１図の回路は、電源電圧ＶＤＤが一定値を
割ると、パワーダウン検出回路２の出力Ｐ、Ｆが′１＃
から”０＃レベルとなり、ナンド回路１２の出力ａが°
′０”から′１″レベルに切シ換わってこのレベルを保
持するため、メモリーＩＣ１が非動作し続は又、ダイオ
ードの切りかえによってバックアップ電源が供給される
Ｏこの第１図のシステムの問題点は、メモリーＩＣＪの
外付は回路が多く、設計上及び実装面積上問題点が多か
ったことでおる。
本発明は上記実情に鑑みてなされたもので、バッチリー
バ、ファツジ動作への切シ換えを自動的に行なう回路を
メモリーＩＣに内蔵させることにより、前記問題点を解
消した半導体メモリーを提供しようとするものでちる。
バ、ファツジ動作への切シ換えを自動的に行なう回路を
メモリーＩＣに内蔵させることにより、前記問題点を解
消した半導体メモリーを提供しようとするものでちる。
本発明は上記目的を達成するため、電源電圧検出部及び
該検出部での検出結果に応じてチップ選択信号のレベル
を切り換えて出力する切り換え部をメモリーＩＣ内に内
蔵させることによｐ１従来の設計上、実装面積上の問題
点をなくしたものである。
該検出部での検出結果に応じてチップ選択信号のレベル
を切り換えて出力する切り換え部をメモリーＩＣ内に内
蔵させることによｐ１従来の設計上、実装面積上の問題
点をなくしたものである。
以下図面を参照して本発明の一実施例を説明する。第３
図において２１はチップイネ−グル信号（チップ選択信
号）ｉの入力端子、２２はインバータ、２３は電源コン
トロールバッファ回路である。川」ちｔ源電圧ＶＤＤに
よりコントロールされる信号西のバッファ回路を通した
のち、各部へ而の信号が伝達される構成になっている。
図において２１はチップイネ−グル信号（チップ選択信
号）ｉの入力端子、２２はインバータ、２３は電源コン
トロールバッファ回路である。川」ちｔ源電圧ＶＤＤに
よりコントロールされる信号西のバッファ回路を通した
のち、各部へ而の信号が伝達される構成になっている。
このバッファ回路の真理値表を下記の第１表に示す。
ここで出力ＯＵＴが°°０＃とｂうことは、メモ・リー
ＩＣが動作状態であることを意味し、出力ＯＵＴが°ｌ
″であるということは、メモリーＩＣが非動作状態であ
ることを意味する。またこの時のｖｘＯ値は、メモリー
動作電圧範囲より低い任意の値を設定する。すると第１
表に示されるように、電源電圧ＶＤＤが設定電圧■Ｘ以
上であればバッファ回路２３は信号ＣＥの°０″″昔た
は°′１″をそのまま通過させる。しかし電源電圧ＶＤ
Ｄが設定電圧Ｖｘ以下になると、メモリーＩＣは全く動
作しない状態となるものである。
ＩＣが動作状態であることを意味し、出力ＯＵＴが°ｌ
″であるということは、メモリーＩＣが非動作状態であ
ることを意味する。またこの時のｖｘＯ値は、メモリー
動作電圧範囲より低い任意の値を設定する。すると第１
表に示されるように、電源電圧ＶＤＤが設定電圧■Ｘ以
上であればバッファ回路２３は信号ＣＥの°０″″昔た
は°′１″をそのまま通過させる。しかし電源電圧ＶＤ
Ｄが設定電圧Ｖｘ以下になると、メモリーＩＣは全く動
作しない状態となるものである。
第４図は第３図の構成の具体例を示す回路図 １
である。ここでトランジスタＴｒ３ ＋ Ｔｒ５はＰチ
ャネル型、トランジスタＴｒ４はＮチャネル型、２４は
バッファ（増幅器）であるが、上記トランジスタＴｒ４
は他のＮチャネル型トランジスタと異なった高いスレッ
ショルド電圧Ｖｔｈをもっタモ（７）ｆ、 コのＶｔｈ
をＶＮＣとする。すると第４図において電源ＶＤＤがス
レッショルド電圧ｖｉａよりも高い時、入力信号面に°
°（ビ（接地）レベルが入るとノードＮ１は°”（Ｖｌ
）Ｄ）レベル、ノードＮ２つまりＯＵＴ ＝ ” ０
”レベルとなり、従ってこの状態でメモＩＪ −ＩＣは
動作状態となる。なおトランジスタＴｒｓＫつぃては、
バッファ２４がノードＮ２のＯ”レベルを°′０”と感
じるようにトランジスタＴ 、Ｔ のオン抵抗比が
設定さｒ５ ｒ４ れているものとする。また入力信号ＣＥに°′１＃１＃
が入るとノードＮ１ハパｏｎ、ノードＮ２つますＯＵＴ
−” １ ’レベルとなり、従ってこの状態ではメモ
ＩＪ−ＩＣは非動作状態となる。これに対し電源電圧Ｖ
ＤＤがトランジスタＴｒ４のスレ、。
である。ここでトランジスタＴｒ３ ＋ Ｔｒ５はＰチ
ャネル型、トランジスタＴｒ４はＮチャネル型、２４は
バッファ（増幅器）であるが、上記トランジスタＴｒ４
は他のＮチャネル型トランジスタと異なった高いスレッ
ショルド電圧Ｖｔｈをもっタモ（７）ｆ、 コのＶｔｈ
をＶＮＣとする。すると第４図において電源ＶＤＤがス
レッショルド電圧ｖｉａよりも高い時、入力信号面に°
°（ビ（接地）レベルが入るとノードＮ１は°”（Ｖｌ
）Ｄ）レベル、ノードＮ２つまりＯＵＴ ＝ ” ０
”レベルとなり、従ってこの状態でメモＩＪ −ＩＣは
動作状態となる。なおトランジスタＴｒｓＫつぃては、
バッファ２４がノードＮ２のＯ”レベルを°′０”と感
じるようにトランジスタＴ 、Ｔ のオン抵抗比が
設定さｒ５ ｒ４ れているものとする。また入力信号ＣＥに°′１＃１＃
が入るとノードＮ１ハパｏｎ、ノードＮ２つますＯＵＴ
−” １ ’レベルとなり、従ってこの状態ではメモ
ＩＪ−ＩＣは非動作状態となる。これに対し電源電圧Ｖ
ＤＤがトランジスタＴｒ４のスレ、。
ショルド電圧ＶＮＣよシも低い時、人力信号ＣＥに０＃
レベルが入るとノードＮ１１ｄ”１”となる。しかし
このｌ＃ レベルではトランジスタＴｒ４がオン状態と
はならず、ノードＮ２はトランジスタＴｒ５により“１
ｎニ保たれ、メモリーＩＣは非動作状態となる。入力信
号面が”１″レベルノはｖＤＤ＞ｖＮｃ、ｖＤＤ＜ｖＮ
ｃともノートＮ１は″０″、ノードＮ２は１″となり、
メモリーＩＣは非動作状態となるものである。
レベルが入るとノードＮ１１ｄ”１”となる。しかし
このｌ＃ レベルではトランジスタＴｒ４がオン状態と
はならず、ノードＮ２はトランジスタＴｒ５により“１
ｎニ保たれ、メモリーＩＣは非動作状態となる。入力信
号面が”１″レベルノはｖＤＤ＞ｖＮｃ、ｖＤＤ＜ｖＮ
ｃともノートＮ１は″０″、ノードＮ２は１″となり、
メモリーＩＣは非動作状態となるものである。
上記した実施例によれば、第１表の機能を行なう第３図
または第４図の回路を、第５図に示されるメモＩＩ−Ｉ
ｃｅ１内に内蔵させたため、該メモＩＪ−ＩＣ１１の外
付は回路は第５図の如くかなり簡略化できるものである
。
または第４図の回路を、第５図に示されるメモＩＩ−Ｉ
ｃｅ１内に内蔵させたため、該メモＩＪ−ＩＣ１１の外
付は回路は第５図の如くかなり簡略化できるものである
。
以上説明した都く本発明によれば、メモリーＩＣの外付
は回路を大幅に簡略化できるため、設計上、実装面積上
天なる利点を有した半導体メモリーが提供できるもので
ある。
は回路を大幅に簡略化できるため、設計上、実装面積上
天なる利点を有した半導体メモリーが提供できるもので
ある。
第１図はバッテリーバックアップ・システムを示す回路
構成図、第２図は同構成の一部詳細回路図、第３図ない
し第５図は本発明の一実施例を示し、第３図は要部構成
図、第４図は同構成の具体的回路図、第５図は全体的構
成図である。 １１・・・メモ＋）−１Ｃ，８・・・パックアップ電源
、２３・・・電源コントロールバッファ、Ｔｒ１〜Ｔｒ
５・・・トランジスタ。
構成図、第２図は同構成の一部詳細回路図、第３図ない
し第５図は本発明の一実施例を示し、第３図は要部構成
図、第４図は同構成の具体的回路図、第５図は全体的構
成図である。 １１・・・メモ＋）−１Ｃ，８・・・パックアップ電源
、２３・・・電源コントロールバッファ、Ｔｒ１〜Ｔｒ
５・・・トランジスタ。
Claims (2)
- （１） メモリー集積回路と、この集積回路内に設け
られ、電源電圧を検出する電源電圧検出部、及び前記メ
モリー集積回路内に設けられ、前記電源電圧検出部によ
る検出結果に応じてチップ選択信号のレベルを切シ換え
て出力する切９換え部とを具備したことを特徴とする半
導体メモリー 〇 - （２）前記電源電圧は、ＭＯＳ ）ランジスタのしきい
値電圧で検出されること’ｔ％徴とする特許請求の範囲
第１項に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117222A JPS598366A (ja) | 1982-07-06 | 1982-07-06 | 半導体メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117222A JPS598366A (ja) | 1982-07-06 | 1982-07-06 | 半導体メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598366A true JPS598366A (ja) | 1984-01-17 |
| JPH041436B2 JPH041436B2 (ja) | 1992-01-13 |
Family
ID=14706413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117222A Granted JPS598366A (ja) | 1982-07-06 | 1982-07-06 | 半導体メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143591A (en) * | 1980-04-10 | 1981-11-09 | Oki Electric Ind Co Ltd | Semiconductor memory device |
-
1982
- 1982-07-06 JP JP57117222A patent/JPS598366A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143591A (en) * | 1980-04-10 | 1981-11-09 | Oki Electric Ind Co Ltd | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041436B2 (ja) | 1992-01-13 |
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