JP2019205338A - 低電力または非アクティブモード中の電流漏れを制御および/または低減するための方法および回路 - Google Patents
低電力または非アクティブモード中の電流漏れを制御および/または低減するための方法および回路 Download PDFInfo
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Abstract
Description
ますます小型で柔軟なデバイスに対する需要は、長い間、SRAM(スタティックランダムアクセスメモリ)のような揮発性メモリの省スペースの実用性に対して優先性をもたらしてきた。SRAMメモリはどこにでもあるが、欠点がないわけではない。そのような欠点の1つは、システムがスリープモードまたは非アクティブモードに入った後にSRAMメモリ内に所望のデータを保持するのに必要なアクティブデータ保持から生じ得る高電力消費および電流漏れである。データ保持は、システムの覚醒/応答時間(または、最新のデータがSRAMメモリですぐに利用可能になるように、デバイスを元の速度に戻し中断した場所での作業に戻すための時間)を有利に短縮することができるが、これはかなりの電力消費という代償を払うことになる。
スリープモード中の電流需要は、時々通常動作時よりも高くなり得る。SRAMブロックは、最新の記録されたデータ状態/値を維持するために(ローカル)電力レギュレータから電流を引き出し続ける。スリープモードまたは低電力モード中にSRAM負荷によって引き出される電流は、時々電流漏れと見なされ、またはそう呼ばれることがある。負荷によって引き出される電流が電力レギュレータの能力を超える場合、レギュレータの不具合の危険性があり、次に、レギュレータによって供給される他の部品の障害をもたらす可能性がある。そのうえ、この不具合はまた、概してSRAMまたは揮発性データ、特にフラッシュメモリのような不揮発性媒体に(追加的に)記憶されていないデータの損失をもたらす。保持されるデータのタイプの例としては、脈拍またはSPO2モニタリング中に取得されたデータ、およびECGなどのヘルスケアアプリケーションに関連するデータを含むが、これらに限定されない。
様々な理由から、漏れ電流の問題はシステム/ダイ温度が高くなるにつれて激しくなる。漏れ電流は、漏れ電流がシステム構成要素を加熱し、次いで漏れ電流の増加をもたらすように、複合効果を生み出し得る。このため、漏れ電流は電力効率にとって重大な障害となる可能性があり、特により高い温度で電力が動作中に消費されるとき、それらはシステム(例えば、マイクロコントローラ)の動作に悪影響を及ぼす可能性がある。
SRAMデータを保持することは、非常に望ましいより速いデバイス動作を達成するために概して重要であるため、データ保持を大幅に最小化または排除することは概して選択肢ではない。このため、概して、保持され得るデータ量(および対応する覚醒時間)と信頼性の高い電力レギュレータ動作との間でトレードオフが行われなければならい。
回路の実装形態は、2つの部分、すなわち、電流検知部(または電流センサ/電圧降下部)と電流制限部(または電流制限器)に分割され得る。「電流検知」ブロックは、負荷(例えばSRAM)の漏れ電流を検知すること、並びに負荷への供給ライン上で制御された電圧降下を有することの二重の役割を果たす。この電流の(スケーリングされた)コピーが、その後、(PTAT)電流基準と比較される電流ミラーを使用して作成される。スケーリングされていないコピーとは対照的に、電流のスケーリングされたコピーを提供することは、回路の電力消費を有利に低減する。
本開示は、本明細書に記載の様々な方法を行うことができる装置を包含する。そのような装置は、図によって例示され本明細書に記載の回路を含むことができる。様々な装置の部品は、本明細書に記載の機能を行うための電子回路を含むことができる。場合によっては、装置の1つ以上の部品は、本明細書に記載の機能(たとえば、制御関連機能、タイミング関連機能)を成し遂げるために特別に構成されたプロセッサによって提供され得る。プロセッサは、1つ以上の特定用途向け構成要素を含んでもよく、または本明細書に記載の機能を実行するように構成されているプログラム可能論理ゲートを含んでもよい。いくつかの事例では、プロセッサは、1つ以上の非一時的コンピュータ媒体に記憶された1つ以上の命令を実行することによって、本明細書に記載の機能を成し遂げるように構成され得る。
102 電源
104 電流センサ/電圧降下素子
106 電流制限器
108 負荷
Claims (20)
- 電源から負荷によって引き出される電流を低減するための回路であって、前記回路は電流センサを備え、前記電流センサは、
電源と負荷との間に大きさV降下を有する制御された電圧降下を提供し、かつ検知された電流出力を提供するための電圧降下素子と、
前記電圧降下素子の出力端子と入力端子との間に接続されたフィードバック素子と、を備え、
前記フィードバック素子は、前記電圧降下素子の前記入力端子に駆動電圧を提供するように構成されている、回路。 - 電流制限器をさらに備える回路であって、前記電流制限器は、
電源を負荷へ接続および切り離すための負荷スイッチと、
基準電流を提供するための基準電流源と、
前記検知された電流出力を前記基準電流と比較し、それによって比較出力信号を提供する電流比較素子と、
前記負荷によって引き出された電流のスケーリングされたコピー信号を提供するように構成されている電流コピーデバイスと、を備え、
前記負荷スイッチは、前記検知された電流出力が前記基準電流を超える場合に前記電源を前記負荷から切り離すように、前記電流比較素子の前記比較出力信号によって制御される、請求項1に記載の回路。 - 前記電圧降下素子は、並列に接続された1つ以上のP型金属酸化膜半導体(PMOS)トランジスタM3を備え、それにより前記検知された電流出力がM3のドレイン端子に提供され、
前記フィードバック素子は、少なくとも1つの第1のPMOSトランジスタM1と少なくとも1つの第2のPMOSトランジスタM2とを備え、
前記M1のソース端子は前記M3のドレイン端子に接続されており、
前記M1のゲート端子は前記M2のゲート端子に接続され、前記M2のドレイン端子は前記M3のゲート端子に接続され、前記M1のゲート端子は前記M1のドレイン端子に接続されており、
前記M3のゲート電圧は、M1とM2との間のサイズ比によって少なくとも部分的に決定される、請求項2に記載の回路。 - 前記電流コピーデバイスは、
PMOSトランジスタM4であって、そのゲート端子が前記M3のゲート端子に接続され、M4のドレイン端子が基準電流源に接続されている、PMOSトランジスタM4と、一対のPMOSトランジスタM1’およびM2’と、を備え、
前記負荷スイッチは、PMOSトランジスタM6を備え、
前記M1’のゲート端子は、前記M2’のゲート端子および前記M2’のドレイン端子に接続され、前記M2’のゲート端子および前記M1’のドレイン端子は、バイアス電流源に接続され、前記M2’のゲート端子は、前記M2’のドレイン端子に接続されており、かつ前記M2’のソース端子は、前記M4のドレイン端子に接続されており、
前記電流比較素子は、PMOSトランジスタM5を備え、かつ前記M5のゲート端子は基準電流源に接続され、前記M5のソース端子は前記基準電流源に接続されており、
前記M5のソース端子は、前記M2’のソース端子に接続されており、
前記M1’のドレイン端子は、前記M5のゲート端子に接続されており、
前記M5のドレイン端子は、前記M6のゲート端子に接続されている、請求項3に記載の回路。 - 容量Cを有する少なくとも1つのコンデンサが、前記M3のドレイン端子とゲート端子との間に接続されている、請求項4に記載の回路。
- システムであって、
電源と、
負荷と、
前記電源から前記負荷によって引き出される電流を低減するために、前記電源と前記負荷との間に接続されている回路と、を備え、前記回路は、電流センサを備え、前記電流センサは、
前記電源と前記負荷との間に大きさV降下を有する制御された電圧降下を提供し、かつ検知された電流出力を提供するための電圧降下素子と、
前記負荷によって引き出される電流に基づいて前記電圧降下素子の入力端子に駆動電圧を提供するためのフィードバック素子と、を備える、システム。 - 前記システムは、電流制限器をさらに備え、前記電流制限器は、
電源を負荷へ接続および切り離すための負荷スイッチと、
基準電流を提供するための基準電流源と、
前記検知された電流出力を前記基準電流と比較し、それによって比較出力信号を提供する電流比較素子と、
前記負荷によって引き出された電流のスケーリングされたコピー信号を提供するように構成されている電流コピーデバイスと、を備え、
前記負荷スイッチは、前記検知された電流出力が前記基準電流を超える場合に前記電源を前記負荷から切り離すように、前記電流比較素子の前記比較出力信号によって制御される、請求項6に記載のシステム。 - 前記電圧降下素子は、前記検知された電流出力がM3のドレイン端子に提供されるように並列に接続された1つ以上のPMOSトランジスタM3を備え、
前記フィードバック素子は、少なくとも1つのPMOSトランジスタM1と少なくとも1つの第2のPMOSトランジスタM2とを備え、
前記M1のソース端子は前記M3のドレイン端子に接続されており、
前記M1のゲート端子は前記M2のゲート端子に接続され、前記M2のドレイン端子は前記M3のゲート端子に接続され、前記M1のゲート端子は前記M1のドレイン端子に接続されており、
前記M3のゲート電圧は、M1とM2との間のサイズ比によって少なくとも部分的に決定される、請求項7に記載のシステム。 - 前記電流コピーデバイスは、
PMOSトランジスタM4であって、そのゲート端子が前記M3のゲート端子に接続され、M4のドレイン端子が前記基準電流源に接続されている、PMOSトランジスタM4と、一対のPMOSトランジスタM1’およびM2’と、を備え、
前記負荷スイッチは、PMOSトランジスタM6を備え、
前記M1’のゲート端子は、前記M2’のゲート端子および前記M2’のドレイン端子に接続され、前記M2’のゲート端子および前記M1’のドレイン端子は、バイアス電流源に接続され、前記M2’のゲート端子は、前記M2’のドレイン端子に接続されており、かつ前記M2’のソース端子は、前記M4のドレイン端子に接続されており、
前記電流比較素子は、PMOSトランジスタM5を備え、かつ前記M5のゲート端子は基準電流源に接続され、前記M5のソース端子は前記基準電流源に接続されており、
前記M5のソース端子は、前記M2’のソース端子に接続されており、
前記M1’のドレイン端子は、前記M5のゲート端子に接続されており、
前記M5のドレイン端子は、前記M6のゲート端子に接続されている、請求項8に記載のシステム。 - M1〜M6はソース接続され、
前記M1、M2、M1’およびM2’のドレイン端子は、各々バイアス電流源に接続され、
前記基準電流源および前記バイアス電流源は、電気的接地基準に接続されており、
前記M6のドレイン端子は前記負荷に接続され、前記M6のソース端子は前記M3のドレイン端子に接続されている、請求項9に記載のシステム。 - 前記システムは、
前記電源と前記負荷との間に接続されたバイパススイッチをさらに備え、前記バイパススイッチは、前記電流センサおよび電流制限器が、低電力モード、超低電力モード、ハイバネーションモード、スリープモード、ディープスリープモード、アイドルモード、省電力モード、またはスタンバイモードのうちの少なくとも1つの間にのみ、前記電源と前記負荷との間にアクティブに接続されるように構成されている、請求項10に記載のシステム。 - 前記バイアス電流源は、M1、M2、M1’およびM2’内に弱反転動作を誘起するように構成されている、請求項11に記載のシステム。
- 前記負荷は1つ以上のメモリブロックまたは1つ以上のメモリブロックグループを備え、各メモリブロックまたは各メモリブロックグループは、個別に前記電流制限器に接続され、かつ前記負荷スイッチは、前記検知電流出力が前記基準電流を超える場合、メモリブロックまたはメモリブロックグループを切り離すように構成されている、請求項12に記載のシステム。
- 容量Cを有する少なくとも1つのコンデンサが、前記M3のドレイン端子とゲート端子との間に接続されている、請求項8に記載のシステム。
- 前記基準電流源は、絶対温度比例(PTAT)電流源である、請求項7に記載のシステム。
- 前記電源は、オンチップ電力レギュレータである、請求項7に記載のシステム。
- 前記システムは、マイクロコントローラ、フィールドプログラマブルゲートアレイ(FPGA)、システムオンチップ(SoC)、特定用途向け集積回路(ASIC)、または組込みシステムのうちのいずれか1つである、請求項7に記載のシステム。
- M3は、80〜90ミリボルト間の大きさを有する電圧降下を提供するように構成されている、請求項8に記載のシステム。
- システム内の電源によって1つ以上の負荷ブロックに供給される電力を制御する方法であって、前記方法は、
前記システムの低電力動作モード中に前記1つ以上の負荷ブロックに利用可能な前記電力を低減することと、
前記システムの低電力動作モード中に、負荷ブロックによって引き出される電流または推定電流が電流閾値を超える場合、前記負荷ブロックを前記電源から切り離すことと、を含む、方法。 - 前記利用可能な電力を低減することは、
前記システムの前記低電力動作モード中に、
電源によって前記システム内の1つ以上の負荷ブロックに提供される前記電力を低減するように構成されている電圧降下デバイスと、
前記システム内の前記電源から前記1つ以上の負荷ブロックによって引き出される電流を制限するように構成されている電流制限デバイスと、のうちの少なくとも1つをアクティブ化することを含む、請求項19に記載の方法。
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