TW202004410A - 於低功率或非活躍模式控制並/或降低電流洩漏之方法及電路 - Google Patents

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Abstract

透過降低可輸送至負載之電力，並額外或者替代性透過預建立一最大參考電流限制該可輸送之電力，藉以控制可輸送至負載之電力之方法、系統與電路。該參考電流係與由該負載或該負載一部份所汲取之實際或估計電流相互比較。利用比較結果控制一裝置或開關，以當超過最大電流時，斷開直接連接或透過電壓降裝置間接連接至複數負載元件之該電源或電源調節器。

Description

於低功率或非活躍模式控制並/或降低電流洩漏之方法及電路
本發明係關於系統單晶片（SoC）、微控制器以及相似系統中之功率調節領域，更特指於閒置或低功率操作模式期間之電源調節。
概述
對於較小及可變通裝置與日俱增之需求，長期以來導致對於揮發性記憶體，例如SRAM（靜態隨機存取記憶體），之節省空間之實用性有所偏好。儘管SRAM記憶體隨處可見，但其並非全無缺點。其中之一缺點係為高功率消耗以及電流洩漏，原因可能在於系統進入睡眠或非活躍模式之後，必須藉由主動資料保留操作將任何所需資料留存於SRAM記憶體中。資料保留操作能有利地減少系統之喚醒/回應時間（或使裝置回復速度並在其停止的地方繼續操作所需之時間，因為最新資料已經於SRAM記憶體中隨時可用），但此必須以大量功率消耗作為代價。
資料保留與電流洩漏
於睡眠模式之電流需求有時可能較正常模式更高。SRAM區塊為維持最後記錄之資料狀態/數值，持續自（本地）功率調節器汲取電流。於睡眠或低功率模式期間由SRAM負載所汲取之電流，有時可視為或等同於電流洩漏。若一負載所汲取之電流超過功率調節器之能力，則可能導致調節器故障，可能進而導致由該調節器所供給之其他元件失去作用。再者，該故障一般將導致SRAM或揮發性資料之喪失，尤其係未經（另外）儲存於例如快閃記憶體等非揮發媒體中之資料。需要受到保留之資料種類範例包括，但不限於，與健康照護用途相關之資料，例如於脈搏或SPO2（血氧飽和度）監測以及ECG（心電圖）相關之資料。
溫度與電流洩漏
基於各種原因，漏電流的問題會使系統/晶粒的高溫加劇。漏電流可能產生複激效應，故，漏電流使系統元件溫度上升，並進而導致電流洩漏更加嚴重。因此，漏電流可能成為功率效能的顯著阻礙，而且可能對系統（例如微控制器）操作造成負面干擾，尤其在操作期間功率消耗時的高溫狀態更是如此。
資料保留與回應/喚醒時間
顯著縮小或消除資料保留基本上並非可用選項，因為保留SRAM資料對於實現高度期望之較快速之裝置操作係為相當關鍵。因此，必須在可能保留之資料量（與對應的喚醒時間）以及可靠的功率調節操作之間取捨。
在提供對精確度以及/或高功能性要求逐漸提升的即時應用（例如健康照護用途）的過程中，這番取捨成為難題，這轉化為更高功率消耗且更複雜的電路系統。因此，裝置的處理以及/或回應時間成為極關鍵的效能因素。故，欲提供較低功率消耗並同時將回應時間維持於可接受範圍，實為困難。
因此，本發明實施例目的之一在於，減少以及/或限制睡眠或閒置模式中的漏電流，同時執行資料保留操作。低功率模式（以及/或超低功率模式）之範圍可能包含表層睡眠或待機模式，以至於深層睡眠模式及完全關閉電源，其等所消耗之功率係逐漸減少。特別於休眠模式或睡眠/閒置模式中，系統中多數元件的電源可能完全中斷（除了需要持續供電以維持可靠運作的關鍵元件以外）。可使用不同實施例來解決在此等操作模式中任一者中的功率消耗，且於此揭露內容中，描述低功率以及/或超低功率模式之用語係可交互替換。
此係透過系統、電路以及/或方法來實現，以降低可供給於負載之功率，並額外或可取代地，透過建立最大（參考）電流來限制可供給於負載之電流，該最大電流係與實際經汲取電流相比較，並利用此比較結果控制一開關，使其於該最大電流被超過時將輸送予一或多個負載元件之電源或電源調節器（無論係直接連接至負載或透過電壓降連接）斷開。
當一裝置進入睡眠模式時，某些或所有SRAM資料係可受到留存。保留資料有助於更快喚醒裝置，因為留存之資料係為立即可用，不需要重新獲取。然而，保留資料一般需要較大之電流，亦會導致晶粒中之溫度上升，因而增加電流需求/洩漏量，因此產生雪球效應。此可能造成晶片故障，甚至損毀晶片上調節器。
於此所揭露不同實施例可協助降低影響溫度之電流洩漏，並進而在某種程度上拓展睡眠模式中之作業安全窗。於某些實施例中，其可額外將負載自電源斷開，以預防晶片上功率調節器損毀。
一第一電路（雙電壓降元件/電流感測器）於系統電源/調節器與一系統中之負載之間實施一恆定但溫度相依之電壓降，因此該負載係接收一經降低之電源。該電壓降相對於該負載所汲取之電流係相對恆定，但仍相依於溫度。
該電壓降部分係包含一回授機制，其用以取樣受負載所汲取之電流量，且亦提供該電壓降裝置閘極電壓（因電路配置之緣故，其將對應於負載需求）以驅動該電壓降裝置。
因此，負載需求愈高，受取樣之電流愈大，且經提供予電壓降裝置之閘極電壓愈大，因此使該電壓降增加，最終使該負載可用之電壓減低。該電壓降係實質上維持恆定，僅於溫度有所變化時才發生改變。
當溫度愈高，電壓降亦愈大，因此可減緩負載中之電流洩漏，使電流洩漏問題於較長之高溫期間受到控制（電流洩漏隨溫度增加，且若電流需求極高，可能導致功率調節器故障）。
因此，第一電路可有效運作以降低負載所接收之電力，並隨溫度上升提升電壓降，使負載所汲取之電流降低。該第一電路之用途於低功率模式不需受限，亦可使用於調節操作之中。
由於初期所經提供之電壓較低，與SRAM資料保留相關之升溫速率較緩，因此在溫度/電流需求到達無法作業之程度（例如調節器損毀且資料流失）前須經過較長時間。結果係可降低功率消耗，並有效拓展裝置/晶片之操作溫度窗口。
一第二電路係可連接於第一電路，執行電流比對以及限制電流之功能。
若一參考電流受到突破時，此電路便操作以中斷負載（或其之部分）。參考電流係可為功率調節器之安全作業限制。
此係可增進安全操作，並使具有本發明揭露態樣之系統中之電源調節器維持健全。
本發明揭露內容之進一步變化與實施例係如本文所描述。
以下描述及附圖詳述了本發明揭露內容之某些說明性實施方式，其等係代表本案所揭露各項原理之不同可實施範例。然而，說明性範例並未窮盡於此所揭露之諸多可能實施例。於此揭露之其他物件、優點及新穎特徵於可實施狀態下係搭配圖示進行描述。
於此描述之不同架構、電路、系統及方法於實施時可有益地提供不同程度之受控功耗降低。
應注意雖然若干示例性實施例係涉及作為SRAM區塊或SRAM區塊組之負載，但根據本揭露內容之電路及方法係可與其他類型之負載共同使用而不脫離其揭露範圍。
圖1係為根據本發明揭露實施例之一方塊圖。一電路100包含一電流感測器及電壓降元件104，其連接於一可選擇的限流器106。電流感測器/電壓降元件104係連接於一電源102。電源102係可包含一主電源或一電源調節器。一負載108係連接於電流感測器/電壓降元件104，且係可額外連接於限流器106。元件102具有雙重功能，即於電源102與負載108間提供一電壓降，並感測由負載108所汲取之電流。經電流感測器104所感測或取樣之電流或可稱為漏電流（例如負載於閒置或低功率模式中所汲取之電流）。由於負載108係透過電流感測器/電壓降元件104連接於電源102，故其可有效接收一經降低之電源110。電源110係經設置以提供之電力，等同於電源102之電力減去由電壓降元件104所降低之電壓。負載108係可包含一記憶區塊，例如一SRAM區塊。「電流感測」或電流感測器元件/電壓降元件104取樣負載所汲取之漏電流，且此漏電流之一經定標副本係可受「限流器」元件106使用以與一參考電流進行比較，藉以控制流至負載之供給。參考電流係可由一PTAT電流源（與絕對溫度成正比之電流源）所提供。因此，此電流係有利地對應於系統或晶粒溫度，使該電路可相應地受到調整。
圖2描繪本發明揭露進一步實施圖1所示架構之一示意電路200。於此實施態樣中，一旁路開關S1控制至電流感測器/電壓降元件與限流器電路的連接，並可控制其等以例如使其等於資料讀取/寫入操作中無法主動連接，並僅於睡眠或低功率模式中主動連接。如圖1所示，限流器係可為選擇性實施，且示意電路200係可選擇性排除限流器204。此架構主要係用於當例如SRAM負載處於資料保留模式（閒置/低功率模式）時控制漏電流。因此，於通常有高電流參與之資料讀取/寫入操作（活躍模式）期間，電流感測器與限流器係可藉由旁路開關S1繞道。
電路實施
電路實施係可分為兩部分，分別為電流感測部分（或電流感測器/電壓降部分）以及限流部分（或限流器）。「電流感測」元件扮演雙重角色，即感測負載（例如SRAM）漏電流以及於負載供給線路上具有受控之電壓降。隨後利用與一（PTAT）電流參考值比較之電流鏡像產生此電流之一（經定標）副本。提供該電流相對於一未定標副本之經定標副本，可有益地降低電路之功率消耗。
於範例電路示意圖中，P型金氧半導體（PMOS）電晶體具有特定尺寸的W（寬度）及L（長度），而m係數代表一（單塊或指狀）電晶體尺寸或一特定數量之離散電晶體。因此，於不同電晶體中m係數值之差異係可代表電晶體間的尺寸比率。應注意該等電晶體係可實施為離散電晶體以及/或單塊或「指狀電晶體」。電晶體於電路示意圖中之面積係以微米（µm）表示。圖式中所顯示之電晶體面積以及尺寸/面積關係僅係作為例示用途，亦可於不脫離本案揭露範圍前提下使用其他面積及尺寸比。
圖3顯示一電路300，其經設置以提供一電壓降，並感測於一低功率操作模式期間由一負載所汲取之漏電流。此電流感測器/電壓降電路不僅產生獨立於流經該處之電流外之一受控電壓降，亦可隨溫度（此係可為例如矽晶粒中之電路所具有之實際溫度）提升而增加該電壓降。兩PMOS電晶體M1及M2係於弱反轉時以相同電流值Ibias 受到偏壓，但M1及M2電晶體間之尺寸比可產出跨越M3之一固定但溫度相依之電壓降。具有適當電容量C之一電容器係可連接於M3之閘極與汲極之間作為補償目的，以增加電路系統對於受頻率誘發效應之穩定性。電容量C係可為例如10pF。以「x」標示之節點表示由M1及M2對所產生之驅動電壓，其係經提供予M3之閘極，並造成經提供跨越M3之電壓降。於M3源極與汲極之間對電源所提供之電壓降係可透過使用等式Vdrop = (kT/q)*ln((W/L)M2/(W/L)M1)由M1及M2之尺寸比來決定或估計，其中k= 波茲曼常數（Boltzmann Constant）、T =克氏溫度（Temperature in Kelvin），且q=電子電荷。電晶體尺寸範例係如圖3所示。所有電晶體M1、M2、M3顯示介於1比4之示範W/L比率。於圖3中顯示M2及M1間之尺寸比係為9比1（由m係數推導而得）。尺寸比愈大（亦即M2電晶體尺寸大於M1電晶體尺寸愈多），則M3處之電壓降愈大。M3電晶體之尺寸係可明顯較大，例如可實施為m=50之指狀電晶體。跨越M3之電壓降Vdrop 使節點302處（經調節）之供給電壓降低為節點304之經降壓供給。
圖4顯示一電路400之示意圖，其係可實施為一限流器電路，具有充分精確電流複製機制。為了對流經M3之電流（例如SRAM漏電流）取得經精確定標之複本，較理想者係使複製電晶體M5之VDS 電壓經妥善匹配。為達此目的，圖3中所示一相似電路係可經複製如圖4所示。於此，M1’及M2’形成一ΔVGS 對，該對控制複製電晶體M5之VDS ，電晶體M5將試圖維持與圖2所示M3之VDS 相似之值。以此方式，電晶體M5之汲極端子將輸出實質等同於汲極端子等同於M3汲極端子之相同電流強度。此電流將於比較電晶體M4處與參考電流I ref 相比較。限流器係可利用一PMOS電晶體M6實施，其閘極電壓係受到由比較電晶體M4所提供之一電流比較點所控制。以此方式，比較電晶體輸出控制M6，其可於電流需求（其反應於M3及M5之汲極端子）超越參考電流Iref 時，有效地對應切換以斷開負載（或其部分）與（經壓降）電源402。應注意於圖式所示範例中，M1、M1’、M3及M5之源極端子係連接至主要（未經壓降）電源404（例如其等係可直接連接於一晶片上功率調節器）。
以「x」標示之節點對電流複製裝置提供閘極電壓。透過此配置，可取得該漏電流之一高度精確並經定標之版本。此電流經與一（較佳者為PTAT）參考電流進行比對以控制經過PMOS電晶體開關M6提供至負載（例如SRAM記憶庫）之供給。當漏電流跨越或超過一預定閾值，PMOS電晶體開關開始關閉，藉此降低負載供給電壓並中斷對應負載元件，以預防調節器之過量負載。雖然圖4中僅顯示一單一開關，但仍可利用複數開關以分別控制與連接（中斷）複數負載元件。於SRAM負載包含至少一記憶庫的情況下，當產生過量電流洩漏時，將會丟失經中斷SRAM記憶庫內之資料，如此配置可確保其它電路系統於低功率調節器下操作，例如一實時時鐘（RTC），可受到保護。或者，該電流洩漏係可透過整體感測（例如總負載電流洩漏），此測量作業係可用於假設該電流實質上平均分布跨越負載或SRAM區塊之情況。於此實施方式中，系統係可對應判定應關閉哪一開關（因此推導出對應切斷之電力負載）。
根據本範例之「限流」電路具有低於100mV之一順向電壓降。於室溫中，施於供給之此電壓降有助於減少漏電流本身。於室溫中，靜態電流係可為約30nA。此架構對於偵測資料丟失與負載區塊（SRAM記憶庫）之優先排序亦有益地提供彈性選項。於資料丟失之事件中，限流開關之閘極保留了關於記憶庫或區塊中何者失去作用之資訊，該資訊係可經儲存並/或傳送至系統軟體或控制器。不同記憶庫之電流極限/最大值係可受到調整，藉此對於例如在漏電流異常增加的事件中保留有較重要資料之記憶庫提供較佳保護。
圖5顯示之電路係結合圖3及圖4所示電路，其等已於上述個別圖式說明中描述。
圖6顯示根據本發明揭露實施例之一系統示意圖。一系統（例如微控制器）600包含一電流感測器元件604（可作為電流感測器及電壓降元件），並可額外包含一限流器元件606。可透過連接於系統中一電源（或調節器）602與一負載608間之一旁路開關610繞過電流感測器元件及限流器元件。旁路開關係經配置以使電流感測器元件及限流器元件可於系統未處於睡眠或低功率模式時受到繞道，藉此，於例如資料讀取/寫入作業之主動操作期間，電流感測器元件及限流器元件係可主動連接於電源（調節器）。限流器元件606係可為選擇性實施，且於某些實施例中，系統僅具有一電流感測器元件604，其係可透過一旁路開關連接於（調節器）電源及負載之間，以提供一電壓降（藉此降低可輸送至負載之電力）。
根據本揭露內容之電壓降或減壓操作係可隨溫度而提升，當溫度上升時，可輸送至負載之電流較低。此可有效抵銷（未受期望之）溫度影響，並拓展整體SRAM資料保留操作之溫度窗以及良好的睡眠/閒置模式暫存期間。
於此揭露之技術因此可提供對於溫度相依有益之效果。於高溫時，限流器電路係可關閉電流供給（僅當負載所汲取之電流超過預建立之參考電流時）。此有利地維護其他（更重要）元件例如RTC（實時時鐘）之健全。當處於低溫時，此等技術可透過經降低後輸送至負載之電位以減少能量消耗。
雖然於此揭露數種降低電力及限制電力之技術，各項技術並不需共同實施，並可各自獨立實施，仍同樣能達成省電與有效保留資料之有益效果，並進一步拓展系統作業之溫度窗。
然而，結合數項技術係可提供加成效果。
再者，於此揭露之實施例係可有利地符合於休眠模式中實施技術時對於靜態電流之嚴謹限制。應注意如睡眠模式、閒置模式、非活躍模式、休眠模式及低功率模式之用語，於本揭露內容中係可交替使用。
於某些實施例中係提供一電路，用於降低與限制由負載自電源汲取之電流，該電路包含一電流感測器以及一限流器，其中該電流感測器包含一電壓降元件，以於一電源及一負載間提供具有一強度Vdrop 之一受控電壓降以及一經降壓電源輸出，以及包含一回授元件，其連接於該電壓降元件之一輸出端子以及一輸入端子間，其中該回授元件係經設置以提供一驅動電壓至該電壓降元件之輸入。以此方式，一實質上固定但可控制之電壓降係可實現。利用一回授迴路之方法可確保經產生之Vdrop 電壓降幾乎完全獨立於電流之外。
於某些實施例中，該電路進一步包含一限流器電路，其經設置以限制可輸送至該負載之電流。因此，該限流器包含一負載開關，以將一電源與一負載連接或斷開，且進一步包含一參考電流源，以提供用於比較之一參考電流。該參考電流係可經選擇以滿足系統之功率效率（或較佳）需求。於示範應用中，係期望保留100%之SRAM資料，例如128kB之資料（於SRAM區塊中），用於比較經感測電流輸出與該參考電流之一電流比較元件藉此提供一比較輸出訊號，一電流複製裝置係經設置以提供連接於經壓降供給之間之一負載所汲取之一電流之一經定標複本訊號，其將送至該負載開關之一輸入輸出至該電流比較元件，其中該負載開關係受該電流比較元件之比較輸出訊號所控制，因此若受感測之電流超過該參考電流時，其可將該電源與該負載斷開。
於某些實施例中，該電壓降元件包含至少一並聯之PMOS電晶體M3（相似端子彼此連接），其中該M3汲極端子係經設置以感測由一負載所汲取之電流，且其中該回授元件包含至少一第一PMOS電晶體M1以及至少一第二PMOS電晶體M2，其中該M1之源極端子係連接至M3之汲極端子，其中M1之閘極端子係連接於M2之閘極端子，M2之汲極端子係連接於M3之閘極端子，且M1之閘極端子亦連接於M1之汲極端子，其中M3之閘極電壓係至少部分由M1及M2間之尺寸比率所決定，且其中該電壓降強度Vdrop 以數學表示係約為(kT/q)*ln(W/L)M2/(W/L)M1)。
PMOS電晶體一般包含一閘極、汲極以及源極端子，其等任一者皆可提供一輸入或輸出端子與/或訊號。
於某些實施例中，M2與M1電晶體間之尺寸比率係至少為9比1，此可帶來一有效之電壓降值。然而，亦可於不違背本揭露內容之前提下實施M2與M1之其他尺寸比率。例如，M2與M1之尺寸比率係可低於或大於9比1。
電晶體及其等間之尺寸比率係可實施為獨立裝置或可實施為「指狀電晶體」。
於某些實施例中，複製裝置包含一PMOS電晶體M4，其閘極端子係連接於M3之閘極端子，且M4之汲極端子係連接於一PTAT參考電流源元件，以及一對PMOS電晶體M1’與M2’。一PTAT參考電流源係為與絕對溫度成正比之一電流源。因此，其係有利地與系統或晶粒溫度相互關聯，藉以使該電路受到對應調整。
於某些實施例中，該負載開關包含一單一PMOS電晶體M6，或者，該開關可包含至少一並聯之PMOS電晶體，其等經設置以作為一單一開關或獨立運作之不同開關。
於某些實施例中，M1’之閘極端子係連接於M2’之閘極端子及M2’之汲極端子。M2’之閘極端子及M1’之汲極端子係連接於一偏壓電流源。M2’之閘極端子係連接於M2’之汲極端子，且其中M2’之源極端子係連接於M4之汲極端子；其中該電流比較元件包含一PMOS電晶體M5，且M5之閘極端子以及M5之源極端子係連接於該PTAT參考電流源，其中M5之源極端子係連接於M2’之源極端子，其中M1’之汲極端子係連接於M5之閘極端子，其中M5之汲極端子係連接於M6之閘極端子。
於某些實施例中，具有一電容量C之至少一電容器係連接於M3之汲極與閘極端子間。
根據某些實施例係提供一系統，其包含該電流感測器以及電壓降元件以及該限流器元件，並進一步包含一電源以及一負載，其中該等元件係連接於該電源及該負載間。該系統係可為例如一微控制器、電場可程式化邏輯閘陣列（FPGA）、系統單晶片（SoC）或一嵌入式系統。該電源係可為晶片上功率調節器。該限流器可促進安全操作並維護採用此一限流器元件之系統之該電源調節器之健全。
或者，該系統係可僅具有該電流感測器/電壓降元件。此可有利地實現一系統較為簡單且成本較低之實施方式，同時仍然受益於較低之功率消耗。於此等實施例中，該系統係可具有一旁路開關，以選擇性將該電流感測器/電壓降元件連接於一（經調節）電源與負載之間。例如，該電流感測器/電壓降元件係可於活躍時間或一資料讀取/寫入操作期間經過繞道，並可於睡眠模式中連接。
根據某些實施例係提供一系統，其包含該電流感測器及電壓降電路以及該限流器電路，並進一步包含一電源以及一負載，其中該等電路係連接於該電源及該負載間。該限流器可促進該系統之安全操作作業並維護系統之該電源調節器之健全。
或者，該系統係可僅具有該電流感測器/電壓降電路。於此等實施例中，該系統係可具有一旁路開關，以選擇性將該電流感測器/電壓降電路連接於一（經調節）電源與負載之間。例如，該電流感測器/電壓降電路係可於活躍時間或一資料讀取/寫入操作期間經過繞道，並可於睡眠模式中連接。此可有利地實現一系統較為簡單且成本較低之實施方式，同時仍然受益於較低之功率消耗。
於某些實施例中，該電壓降電路包含至少一並聯之PMOS電晶體M3，其中該M3汲極端子係經設置以感測由一負載所汲取之電流，且其中該回授元件包含至少一第一PMOS電晶體M1以及至少一第二PMOS電晶體M2，其中該M1之源極端子係連接至M3之汲極端子；其中M1之閘極端子係連接於M2之閘極端子。M2之汲極端子係連接於M3之閘極端子，且M1之閘極端子亦連接於M1之汲極端子，其中M3之閘極電壓係至少部分由M1及M2間之尺寸比率所決定；因此該電壓降強度Vdrop 以數學表示係約為(kT/q)*ln(W/L)M2/(W/L)M1)，其中參照PMOS電晶體之配置及其等之尺寸比例，k= 波茲曼常數（Boltzmann Constant）、T =克氏溫度（Temperature in Kelvin），且q=電子電荷。M1與M2間之尺寸關係（尺寸比率）係可經調整，以提供實質上經預定之電壓降以符合特定用途之需求。正如可由電壓降數學近似值所推斷，該電壓降係取決於溫度。此有利地實現可隨溫度增加之電壓降，藉此係可於一較長溫度期間限制（降低）電流洩漏，藉此拓展系統操作之有效溫度窗。
於某些實施例中，複製裝置包含一PMOS電晶體M4，其閘極端子係連接於M3之閘極端子，且M4之汲極端子係連接於一PTAT參考電流來源元件，以及一對PMOS電晶體M1’與M2’，且其中該負載開關包含一PMOS電晶體M6，其中M1’之閘極端子係連接於M2’之閘極端子及M2’之汲極端子。M2’之閘極端子及M1’之汲極端子係連接於一偏壓電流源。M2’之閘極端子係連接於M2’之汲極端子，且其中M2’之源極端子係連接於M4之汲極端子，其中該電流比較元件包含一PMOS電晶體M5，且M5之閘極端子與M5之源極端子係連接於該PTAT參考電流源，其中M5之源極端子係連接於M2’之源極端子，其中M1’之汲極端子係連接於M5之閘極端子，其中M5之汲極端子係連接於M6之閘極端子，且其中電晶體M1至M6係與電源連接，其中M1、M2、M1’與M2’之汲極端子係各自連接於一偏壓電流源Ibias ，其中該PTAT參考電流源及該偏壓電流源係連接於一電接地參考，其中M6之汲極端子係連接於該負載，且M6之源極端子係連接於M3之汲極端子。該偏壓電流源較佳者係經設定以誘發電晶體中之弱反轉操作，其可有利地降低其等之功率消耗。
於某些實施例中，一旁路開關係連接於該電源及該負載間，該旁路開關係經設置以使該電流感測器及限流器僅於一休眠模式、睡眠模式、深層睡眠模式、閒置模式、省電模式或待機模式其中一者時，才經主動連接（可作用）於該電源及該負載間，藉此當其等非連接時，該限流器及感測器可受該系統所繞道。該旁路開關係可經設置以於例如讀取/寫入操作期間將該限流器及該電流感測器電路斷開，並於該系統進入睡眠或閒置模式時將該等電路恢復連接。
該旁路開關係可利用一或多個半導體元件實施。例如，並聯於經壓降供給及該負載間之一或多個PMOS電晶體係可經設置以作為一旁路開關。
可選擇性或額外實施地，係可利用一計時器基礎之實施方式驅動該低功率或超低功率（ULP）模式。
於某些實施例中，該偏壓電流源係經設置以誘發M1、M2、M1’、及M2’中之弱反轉操作，此可有利地降低該等電晶體之功率消耗。
於某些實施例中，該負載包含至少一記憶區塊或至少一記憶區塊組，其中各記憶區塊或記憶區塊組係各自連接於該限流器，且其中該限流器開關負載係經設置以當各記憶區塊或記憶區塊組所汲取之負載電流超過該參考電流時，將記憶區塊或記憶區塊組斷開。因此，各負載係可透過該開關各自斷開或啟動與關閉。因此，各負載係可具有一獨立、專用之開關。可針對各負載（例如各記憶區塊）獨立感測電流洩漏。
於某些實施例中，該記憶體包含至少一SRAM區塊或至少一SRAM區塊組，其中各SRAM區塊或各SRAM區塊組係各自連接於該限流器，且其中該限流器開關負載係經設置以當各SRAM區塊或SRAM區塊組所汲取之負載電流超過該參考電流時，將SRAM區塊或SRAM區塊組斷開。因此，各負載係可透過該開關各自斷開或啟動與關閉。因此，各負載係可具有一獨立、專用之開關。可針對各負載（例如各SRAM區塊）獨立感測電流洩漏。
或者，該電流洩漏係可透過整體感測（例如總負載電流洩漏）且此測量操作係可利用於假設該電流實質上平均分布跨越負載或SRAM區塊之情況。於此實施方式中，系統係可對應判定應關閉哪一開關（因此推導出對應切斷之電力負載）。此外，此判斷係可根據該等負載或SRAM區塊中具有重要性或關鍵性之一暫存槽，使其中某些負載較其他負載優先斷開。於某些實施例中，某些區塊或負載永遠不受到斷開。
於某些實施例中，具有一電容量C之至少一電容器係連接於M3之汲極與閘極端子間（除了電晶體任何內在或固有寄生電容量之外）。由於此係為一回授電路之一部分，確保其可跨頻率維持穩定係為有益。亦即，該電路不該藉由拾取某些雜訊以開始震盪。該電容器因此係作為密勒電容器（Miller capacitor）並協助「極點分裂」（pole splitting）。該電容器之電容量C係可為例如10 pF（pico-Farads）。
於某些實施例中，該電源係可為一晶片上功率調節器。於某些實施例中，該功率調節器係可為例如一降壓轉換器。
於某些實施例中，M3係經設置以提供強度介於80-90 mV之一電壓降。
於某些實施例中，該等PMOS電晶體係經設置用於3.3nA電流量，並經調整尺寸，以形成跨越電壓降元件之一100MV壓降。此係有利於使該電路之功率消耗降低。
於某些實施例中係提供一方法，以控制由一電源所供給至一或多個負載元件之電力，該方法包含下述步驟，降低於低功率操作模式（例如休眠、閒置及/或睡眠模式，或一超低功率模式ULP）可輸送至一或多個負載元件之電力，並當其於低功率操作模式期間超過電流汲取/洩漏閾值時限制或斷開一負載元件。因此，該控制步驟係可包含（尤其）降低及/或限制可輸送至負載（或供其消耗）之電流。該電源係可包含設置於一系統內之一功率調節器輸出，例如一系統單晶片（SoC）微控制器、FPGA或類似裝置。
該方法係可進一步包含下述步驟，將一經汲取電流與一預建立參考或閾值電流比較，以判定是否超過該閾值。由各獨立負載元件所汲取之電流，係可經感測及/或測量並與該閾值比較。依此，當電流需求超過預建立閾值時，各負載元件係可獨立或分別自該電源（或經調節之電源）斷開。
於某些實施例中，一非暫態電腦可讀媒介係包含指令，於一處理器中執行該等指令時，可設置該處理器於一系統之低功率操作模式中執行啟動步驟，以啟動經至少一電壓降裝置以及一限流裝置，該電壓降裝置係經設置以降低系統中由一電源提供至一負載之電力，該限流裝置係經設置以限制系統中由該負載自該電源汲取之電流。
此可改善處理器及系統（例如微控制器）之操作，其中其係經實施並執行，因其可節省能量/電力並進一步拓展該處理器或微控制器於一低功率或超低功率模式之操作溫度窗。該電腦可讀媒介係可進一步包含指令，於執行該等指令時，可設置該處理器接收或取得關於一負載元件過高之電流要求之資訊，並進一步使其對應斷開至少一負載元件。該系統係可為一微控制器或SoC或FPGA、特殊應用積體電路（ASIC）、或任何其他類似裝置。
再者，關於該負載或負載元件中何部分受到斷開之資訊係可經（暫時）儲存，且此資訊係可提供予一控制器或其他裝置。
降低由相關或個別元件所汲取電流之方式，係透過提供一電壓後調節器所實現，其係低於在主動或正常或非低功率模式方塊中所經提供之電壓。
元件上此經降低電壓之效果在於，元件所能拉引之電流量將小於在利用較高電壓之主動操作中所能拉引之電流量。經降低電流之比率或比例係可以正常經拉引電流之百分比表示。
於某些實施例中，輸送至M2源極之輸入係為該回授訊號，其係可為來自M3之輸出電流之一部分（例如經定標之電流）。於該複製裝置中利用一經定標電流，係可有利地降低該電路之功率消耗。於M2源極之電壓係可經定義為或接近Vsupply - voltage drop （M3 VDS 電壓）並係為固定。M3隨後製造輸送至電壓降電晶體M3閘極（x）之輸入。
根據某些實施例，於必要時，該電晶體塊及源極係為相互連接。於PMOS裝置之情況中，此係為容易實施，因為n井可簡單與源極固定。當不必要時便不會如此實施，以節省板體面積，因為如此固定n井區將產生多個n井區島，在板體布局中可能需要滿足特定空間需求。
於某些實施例中，M3與M6電晶體係於線性區域中操作。為於複製裝置中精確反映電流，裝置一般須於飽和區域中經充分偏壓，但我們於此無法實現，因為必須維持較大之電壓降。但由於已確保此兩裝置之VGS 與VDS 電壓可良好匹配，即便其等非處於飽和，我們仍得以準確反映該電流。
有利地，根據本揭露內容之所有電路，係可利用標準互補式金氧半導體（CMOS）製程製造。
於該等電路之PMOS電晶體實施中，PMOS電晶體應全部與電源連接（例如連接至電源網路），無具體反對之理由。
於某些實施例中，PMOS電晶體係經偏壓電流所偏壓（或經設置以受偏壓）以於該弱反轉區域操作。此有利地降低電力需求。
於某些實施例中係提供二個旁路開關，一第一旁路開關用於整體電流感測器及限流器架構，一獨立之第二旁路開關專用於限流器電路。以此方式，可有利地監控隨電壓變化之一SRAM區塊之個別電流洩漏。
於某些實施例中，該等電路係可利用不同半導體技術實施。例如，於某些實施例中，該等電流感測器及限流器電路係利用N型金氧半導體（NMOS）電晶體實施。於此等實施例中，電晶體應相對於供給網路連接於接地網路。此外，應納入標示尺寸之考量，以實現相似程度之電壓降及限流效果。
於此所揭露所有電路，係可於不脫離揭露內容範圍之前提下，利用與實施範例所述半導體技術不同之半導體技術加以實施。此種半導體技術係可包括但不限於雙極接面型電晶體（BJT）及場效電晶體（FET）。
根據本發明揭露之進一步實施例係提供非暫態電腦可讀媒介，其包含指令，經執行指令後係可實行於此所揭露至少一方法。
於某些實施例中，該電腦可讀媒體可進一步包含指令，其可使一處理器或裝置發出一警報訊號，指出一（特定）記憶區塊或記憶區塊組失去作用或資料丟失。該失去作用係可歸咎於刻意將負載自電源斷開。該警報係可包含指出特定區塊或區塊組失去作用之資訊。此可有利地使系統得以解釋可能發生之資料丟失。此外，可辨識失去作用之特定記憶區塊或記憶區塊組，藉此，系統係可有利地根據該辨識內容採取任何適當行動。以此方式，可改善系統之功能性。
變化與實施
本發明揭露內容涵蓋可執行於此描述各種方法之設備。此等設備可包括由附圖示出並於此描述之電路系統。各種設備部件係可包括執行於此所述功能之電子電路系統。於某些情況下，設備之至少一部分係可由專門經設置用於執行於此描述之功能之處理器提供（例如控制相關功能，定時相關功能）。處理器可包括至少一專用組件，或者可包括可程式化邏輯閘，其經配置以執行於此描述之功能。於某些情況下，處理器係可經配置為透過執行儲存於至少一非暫態電腦媒介上之至少一指令來執行於此所述之功能。
於另一實施範例中，附圖之組件係可經實施為獨立模組（例如具有經設置以執行特定用途或功能之相關組件與電路系統之裝置）或者經實施為插件模組至電子裝置之特定用途硬體中。應注意本發明揭露之特定實施例可以部分或整體地直接包括於系統單晶片（SoC）封裝中。SoC代表一積體電路（IC），其將電腦或其他電子系統之組件整合至單一晶片中。其可包含數位、類比、混合訊號，且通常包含射頻功能：所有此等功能皆可經提供於單一晶片基板上。其他實施例係可以包括多晶片模組（MCM），並具有複數個單獨IC位於單一電子封裝中並經設置以透過電子封裝與彼此緊密互動。於各種其他實施例中，誤差校準功能係可經實施於ASIC、FPGA及其他半導體晶片中之至少一矽核中。
亦必須注意，於此所概述之所有規格、尺寸與關係（例如處理器之數量、邏輯操作等）僅係用於示範與教示目的。在不脫離本發明揭露內容之精神或附加權利要求（如果有的話）或於此描述之範例範圍的情況下，此等資訊係可經顯著修改。本說明書僅適用於一非限制性範例，且因此其等應受如此之解釋。在先前描述中，已參考特定處理器與/或組件之配置描述實施範例。在不脫離附加權利要求（如果有的話）或於此所述之範例範圍的情況下，可對此等實施例進行各種修改與變化。因此，應將說明書及附圖視為說明性而非限制性。
應注意利用於此提供之眾多範例，可以根據兩個、三個、四個或以上之電子組件或部件來描述其互動。然而，此僅係出於清楚說明與示範目的而進行。應理解該系統係可以任何適當方式結合。伴隨相似之設計替代方案，附圖中任何所示組件、模組、及元件係可以各種可能配置方式組合，所有此等配置皆顯見於本說明書之較廣涵蓋範圍內。於某些情況下，僅通過參考有限數量的電子元件來描述經提供之流程組之功能係較為容易。應理解附圖之電路及其教示係為易於擴展，並可容納大量部件以及更繁複/複雜之配置與設置。因此，所提供之範例不應限制可應用於無數其他架構電路或阻礙其較廣之教示內容。
應注意於本說明書中，引用「一個實施例」、「實施範例」、「一實施例」、「另一實施例」、「某些實施例」、「各種實施例」、「其他實施例」、「替代實施例」以及類似者所包括之各種特徵（例如元件、結構、模組、組件、步驟、操作、特性等）時，旨在表示任何此等特徵係包括於本發明揭露內容之至少一實施例中，但可為或非為必須結合於相同實施例中。同樣必須注意，於此描述之功能僅示出可由圖中所示系統/電路執行或在其中執行之某些可能功能。在適當情況下，係可刪除或移除某些此等操作，或可在不脫離本發明揭露範圍之情況下顯著修改或改變此等操作。此外，此等操作之時間可能經過顯著改變。前述操作流程係經提供用於範例與討論目的。於此所述之實施例提供了實質靈活性，因為可以提供任何適當配置、時序、設置方式與計時機制而不脫離本揭露內容之教示。本領域精通技藝者係可以明確了解許多其他改變、替換、變化、變革與修改，並且本揭露內容旨在涵蓋所有落入附加權利（如果有的話）或於此所述範例範圍內之所有此等改變、替換、變化、變革與修改。應注意上述裝置之所有選擇性特徵亦對應於於此所述之方法或流程加以實現，且範例中的細節係可使用於至少一實施例中之任何地方。
100‧‧‧電路 102‧‧‧電源 104‧‧‧電流感測器/電壓降元件 106‧‧‧限流器 108‧‧‧負載 110‧‧‧電源 200‧‧‧電路 204‧‧‧限流器 300‧‧‧電路 302‧‧‧節點 304‧‧‧節點 400‧‧‧電路 402‧‧‧電源 404‧‧‧電源 600‧‧‧系統 602‧‧‧電力（或調節器） 604‧‧‧電流感測器元件 606‧‧‧限流器元件 608‧‧‧負載 610‧‧‧開關 C‧‧‧電容量Ibias‧‧‧偏壓電流源（電流值） I ref ‧‧‧參考電流 M1‧‧‧電晶體 M1’‧‧‧電晶體 M2‧‧‧電晶體 M2’‧‧‧電晶體 M3‧‧‧電晶體 M4‧‧‧電晶體 M5‧‧‧電晶體 M6‧‧‧電晶體 S1‧‧‧開關 Vdrop‧‧‧電壓降
為針對本發明揭露內容及其特徵與優點提供完整理解，參考內容係如下所述，並搭配相關圖式說明，其中相似標號係代表相似部件。 圖1係根據本發明實施例之一裝置示意圖，此裝置包含一電壓降元件以及電流感測器元件。 圖2係根據本發明實施例之一裝置示意圖，此裝置包含一可切換一電壓降元件以及電流感測器元件。 圖3係根據本發明實施例之一限流器電路示意圖。 圖4係根據本發明實施例之一電路電壓降元件以及電流感測器電路示意圖。 圖5係根據本發明實施例之一電路示意圖，此裝置包含一電流感測器電路以及一限流器電路。 圖6係根據本發明實施例之一系統示意圖。
100‧‧‧電路
102‧‧‧電源
104‧‧‧電流感測器/電壓降元件
106‧‧‧限流器
108‧‧‧負載
110‧‧‧電源

Claims (20)

  1. 一種用於降低由一負載自一電源所汲取之電流之電路，該電路包括一電流感測器，其中該電流感測器包括： 一電壓降元件，以於一電源及一負載間提供強度為Vdrop 之一受控電壓降，並提供一受感測電流輸出；以及 一回授元件，連接於該電壓降元件之一輸出端子及一輸入端子之間；其中該回授元件係經設置以提供一驅動電壓至該電壓降元件之該輸入端子。
  2. 如申請專利範圍第1項所述之用於降低由一負載自一電源所汲取之電流之電路，進一步包括一限流器，其中該限流器包括： 一負載開關，以連接及斷開一電源與一負載； 一參考電流源，以提供一參考電流； 一電流比較元件，以將該受感測電流輸出與該參考電流相互比較，藉以提供一比較輸出訊號；以及 一電流複製元件，其經設置以提供由該負載所汲取之一電流之一經定標複本訊號， 其中該負載開關係由該電流比較元件之比較輸出訊號所控制，藉以當該受感測電流輸出超過該參考電流時，將該電源自該負載斷開。
  3. 如申請專利範圍第2項所述之用於降低由一負載自一電源所汲取之電流之電路，其中： 該電壓降元件包括一或多個並聯之P型金氧半導體（PMOS）電晶體M3，藉此，該受感測電流輸出係經提供於該一或多個PMOS電晶體M3之一汲極端子；且 其中該回授元件包括至少一第一PMOS電晶體M1以及至少一第二PMOS電晶體M2； 其中該至少一第一PMOS電晶體M1之源極端子係連接於該一或多個PMOS電晶體M3之汲極端子； 其中該至少一第一PMOS電晶體M1之閘極端子係連接於該至少一第二PMOS電晶體M2之閘極端子，該至少一第二PMOS電晶體M2之汲極端子係連接於該一或多個PMOS電晶體M3之閘極端子，且該至少一第一PMOS電晶體M1之閘極端子係連接於該至少一第一PMOS電晶體M1之汲極端子；且 其中該一或多個PMOS電晶體M3之閘極電壓係至少部分由該至少一第一PMOS電晶體M1及該至少一第二PMOS電晶體M2間之一尺寸比率所決定。
  4. 如申請專利範圍第3項所述之用於降低由一負載自一電源所汲取之電流之電路，其中該電流複製裝置包括： 一PMOS電晶體M4，其閘極端子係連接於該一或多個PMOS電晶體M3之閘極端子，且該PMOS電晶體M4之汲極端子係連接於一參考電流源，以及一對PMOS電晶體M1’與M2’； 其中該負載開關包括一PMOS電晶體M6； 其中該PMOS電晶體M1’之閘極端子係連接於該PMOS電晶體M2’之閘極端子及該PMOS電晶體M2’之汲極端子，該PMOS電晶體M2’之閘極端子及該PMOS電晶體M1’之汲極端子係連接於一偏壓電流源，該PMOS電晶體M2’之閘極端子係連接於該PMOS電晶體M2’之汲極端子，且其中該PMOS電晶體M2’之源極端子係連接於該PMOS電晶體M4之汲極端子； 其中該電流比較元件包括一PMOS電晶體M5，且該PMOS電晶體M5之閘極端子以及該PMOS電晶體M5之源極端子係連接於該參考電流源； 其中該PMOS電晶體M5之源極端子係連接於該PMOS電晶體M2’之源極端子； 其中該PMOS電晶體M1’之汲極端子係連接於該PMOS電晶體M4之閘極端子； 其中該PMOS電晶體M4之汲極端子係連接於該PMOS電晶體M6之閘極端子。
  5. 如申請專利範圍第4項所述之用於降低由一負載自一電源所汲取之電流之電路，其中具有一電容量C之至少一電容器係連接於該一或多個PMOS電晶體M3之汲極與閘極端子之間。
  6. 一種系統，包含： 一電源； 一負載；以及 一電路，連接於該電源及該負載間，以降低由該負載自該電源所汲取之電流，該電路包括一電流感測器，其中該電流感測器包括： 一電壓降元件，以提供強度為Vdrop 之一受控電壓降於該電源及該負載間，並以提供一受感測電流輸出；以及 一回授元件，以根據由該負載所汲取之一電流，提供一驅動電壓至該電壓降元件之一輸入端子。
  7. 如申請專利範圍第6項所述之系統，該系統進一步包括一限流器，其中該限流器包括： 一負載開關，以連接及斷開該電源與該負載； 一參考電流源，以提供一參考電流； 一電流比較元件，以將該受感測電流輸出與該參考電流相互比較，藉以提供一比較輸出訊號；以及 一電流複製裝置，其經設置以提供由該負載所汲取之一電流之一經定標複本訊號， 其中該負載開關係由該電流比較元件之比較輸出訊號所控制，藉以當該受感測電流輸出超過該參考電流時，將該電源自該負載斷開。
  8. 如申請專利範圍第7項所述之系統，其中該電壓降元件包括至少一並聯之PMOS電晶體M3，藉此，該受感測電流輸出係經提供於該一或多個PMOS電晶體M3之一汲極端子；且 其中該回授元件包括至少一第一PMOS電晶體M1以及至少一第二PMOS電晶體M2； 其中該至少一第一PMOS電晶體M1之源極端子係連接於該一或多個PMOS電晶體M3之汲極端子； 其中該至少一第一PMOS電晶體M1之閘極端子係連接於該至少一第二PMOS電晶體M2之閘極端子，該至少一第二PMOS電晶體M2之汲極端子係連接於該一或多個PMOS電晶體M3之閘極端子，且該至少一第一PMOS電晶體M1之閘極端子係連接於該至少一第一PMOS電晶體M1之汲極端子；且 其中該一或多個PMOS電晶體M3之閘極電壓係至少部分由該至少一第一PMOS電晶體M1及該至少一第二PMOS電晶體M2間之一尺寸比率所決定。
  9. 如申請專利範圍第8項所述之系統，其中該電流複製裝置包括： 一PMOS電晶體M4，其閘極端子係連接於該一或多個PMOS電晶體M3之閘極端子，且該PMOS電晶體M4之汲極端子係連接於該參考電流源，以及一對PMOS電晶體M1’與M2’； 其中該負載開關包括一PMOS電晶體M6； 其中該PMOS電晶體M1’之閘極端子係連接於該PMOS電晶體M2’之閘極端子及該PMOS電晶體M2’之汲極端子，該PMOS電晶體M2’之閘極端子及該PMOS電晶體M1’之汲極端子係連接於一偏壓電流源，該PMOS電晶體M2’之閘極端子係連接於該PMOS電晶體M2’之汲極端子，且其中該PMOS電晶體M2’之源極端子係連接於該PMOS電晶體M4之汲極端子； 其中該電流比較元件包括一PMOS電晶體M5，且該PMOS電晶體M5之閘極端子以及該PMOS電晶體M5之源極端子係連接於該參考電流來源； 其中該PMOS電晶體M5之源極端子係連接於該PMOS電晶體M2’之源極端子； 其中該PMOS電晶體M1’之汲極端子係連接於該PMOS電晶體M5之閘極端子； 其中該PMOS電晶體M5之汲極端子係連接於該PMOS電晶體M6之閘極端子。
  10. 如申請專利範圍第9項所述之系統，其中M1至M6係與電源連接； 其中該至少一第一PMOS電晶體M1、該至少一第二PMOS電晶體M2、該PMOS電晶體M1’與該PMOS電晶體M2’之汲極端子係各自連接於一偏壓電流源； 其中該參考電流源及該偏壓電流源係連接於一電接地參考；且 其中該PMOS電晶體M6之汲極端子係連接於該負載，且該PMOS電晶體M6之源極端子係連接於該一或多個PMOS電晶體M3之汲極端子。
  11. 如申請專利範圍第10項所述之系統，其中該系統進一步包括： 一旁路開關，連接於該電源及該負載間，該旁路開關係經設置以使該電流感測器及限流器僅於一低功率模式、一超低功率模式、一休眠模式、一睡眠模式、一深層睡眠模式、一閒置模式、一省電模式與一待機模式中至少一者時，才經主動連接於該電源及該負載間。
  12. 如申請專利範圍第11項所述之系統，其中該偏壓電流源係經設置以誘發該至少一第一PMOS電晶體M1、該至少一第二PMOS電晶體M2、該PMOS電晶體M1’及該PMOS電晶體M2’中之弱反轉作業。
  13. 如申請專利範圍第12項所述之系統，其中 該負載包括至少一記憶區塊或至少一記憶區塊組，且其中各記憶區塊或記憶區塊組係各自連接於該限流器，且其中該負載開關係經設置以當該受感測電流輸出超過該參考電流時，將一記憶區塊或一記憶區塊組斷開。
  14. 如申請專利範圍第8項所述之系統，其中具有一電容量C之至少一電容器係連接於該一或多個PMOS電晶體M3之汲極與閘極端子之間。
  15. 如申請專利範圍第7項所述之系統，其中該參考電流源係為與絕對溫度成正比（PTAT）之一電流源。
  16. 如申請專利範圍第7項所述之系統，其中該電源係為一晶片上功率調節器。
  17. 如申請專利範圍第7項所述之系統，其中該系統係為選自一微控制器、一電場可程式化邏輯閘陣列（FPGA）、一系統單晶片（SoC）、一特殊應用積體電路（ASIC）或一嵌入式系統之任一者。
  18. 如申請專利範圍第8項所述之系統，其中該一或多個PMOS電晶體M3係經設置以提供強度介於80至90 毫伏特（millivolt）之一電壓降。
  19. 一種控制一系統中透過一電源供給於一或多個負載元件之電源之方法，該方法包括下述步驟： 降低於該系統於一低功率操作模式期間可輸送至該一或多個負載元件之電力；以及 於該系統一低功率操作模式期間，當該負載元件所汲取之一電流或一估計電流超過一電流閾值時，將一負載元件自該電源斷開。
  20. 如申請專利範圍第19項所述之控制一系統中透過一電源供給於一或多個負載元件之電源之方法，其中降低該可輸送電力之步驟包括： 於該系統之低功率操作模式期間啟動下列至少一者： 一電壓降裝置，其經設置以於該系統中降低由一電源提供至一或多個負載元件之電力；以及 一限流裝置，其經設置以於該系統中限制由該一或多個負載元件自該電源所汲取之電流。
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