JP2007531412A - リーク電流低減方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 21
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- 101100428764 Drosophila melanogaster vret gene Proteins 0.000 description 6
- 238000002629 virtual reality therapy Methods 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 2
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Abstract
データ保持モードのために回路をパワー・ダウンする方法は、電源電圧ノードを能動状態の電源電圧レベルから非能動状態の電源レベルに変更する工程と、Ｐチャネル・デバイスのソースを電源電圧ノードに接続する工程と、Ｐチャネル・デバイスのバック・ゲートに保持用電源電圧レベルを供給する工程と、Ｐチャネル・デバイスのドレイン電圧を保持用電源電圧レベルとは異なる基準電圧レベルに変更する工程と、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更する工程とを含む。
Description
（発明の分野）
本発明は、電子回路に関するものであり、更に詳細には、リーク電流低減方法に関する。
本発明は、電子回路に関するものであり、更に詳細には、リーク電流低減方法に関する。
（発明の背景）
回路システムをパワー・ダウンする従来のやり方では、システムがスリープ／データ保持モードに入るとき、主電源電圧ＶＤＤが１．３Ｖ（能動モード）から０Ｖ近くまで変化し、保持用電源電圧ＶＲＥＴが変わらず、例えば、１．３Ｖのままに留まり、保持信号ＲＥＴが０ＶからＶＲＥＴ（１．３Ｖ）レベルに変化し、さらに、システムのいくつかの内部ノードが基準電圧ＶＢＥレベル（例えば、０．６Ｖ）に上がる。
回路システムをパワー・ダウンする従来のやり方では、システムがスリープ／データ保持モードに入るとき、主電源電圧ＶＤＤが１．３Ｖ（能動モード）から０Ｖ近くまで変化し、保持用電源電圧ＶＲＥＴが変わらず、例えば、１．３Ｖのままに留まり、保持信号ＲＥＴが０ＶからＶＲＥＴ（１．３Ｖ）レベルに変化し、さらに、システムのいくつかの内部ノードが基準電圧ＶＢＥレベル（例えば、０．６Ｖ）に上がる。
システムがスリープ／データ保持モードに入るとき、保持すべきデータを有する回路に対して、Ｐチャネル（ＰＣＨ）デバイスをターン・オフする一般的な方法は、次のようである。
Ｖｄｒａｉｎ＝ＶＢＢ（例えば、０Ｖ−−＞０．６Ｖ）
Ｖｇａｔｅ＝ＲＥＴ（例えば、０−−＞１．３Ｖ）
Ｖｓｏｕｒｃｅ＝ＶＤＤ（例えば、１．３Ｖ−−＞０Ｖ）
Ｖｂｕｌｋ＝ＶＲＥＴ（例えば、１．３Ｖ）
Ｖｇａｔｅ＝ＲＥＴ（例えば、０−−＞１．３Ｖ）
Ｖｓｏｕｒｃｅ＝ＶＤＤ（例えば、１．３Ｖ−−＞０Ｖ）
Ｖｂｕｌｋ＝ＶＲＥＴ（例えば、１．３Ｖ）
この様子は、図１に示したワードライン回路に示されている。この回路は、ヘッダとしてＰチャネル・デバイス２０を有する。この回路は、そのほかにＰチャネル・デバイス２２、Ｎチャネル・デバイス２４およびＮチャネル・デバイス２６を含む。この回路がスリープ／データ保持モードに入るとき、ソース電圧Ｖｓｏｕｒｃｅは、能動レベルの電源電圧ＶＤＤ（例えば、１．３Ｖ）から０Ｖに変化し、ドレイン電圧Ｖｄｒａｉｎは、基準電圧ＶＢＢ（例えば、０．６Ｖ）になり、ゲート電圧Ｖｇａｔｅは、０Ｖから保持用電源電圧ＶＲＥＴ（例えば、１．３Ｖ）に変化する保持信号ＲＥＴになり、さらに、バック・ゲート電圧Ｖｂｕｌｋは、保持用電源電圧ＶＲＥＴに変化する。
従来技術のこのやり方の問題点は、ゲート（１．３Ｖ）とソース（０Ｖ）／ドレイン（０．６Ｖ）との間に大きな電位差が存在し、その結果として、ゲートの、大きなトンネリング・リークが発生することであり、深いバック・ゲート・バイアスによってサブ・スレッショルドのリークが抑制されるため、このリークがＰチャネル・デバイスの室温における主要なリークとなることである。これがスタンバイ状態における大きな電力消費につながる。
（発明の概要）
データ保持モードのために回路をパワー・ダウンするための方法は、電源電圧ノードを能動状態の電源電圧レベルから非活動状態の電源レベルに変更するステップと、Ｐチャネル・デバイスのソースを電源電圧ノードに接続するステップと、保持用レベルの電源電圧をＰチャネル・デバイスのバック・ゲートに供給するステップと、Ｐチャネル・デバイスのドレイン電圧を保持用電源電圧レベルとは異なる基準電圧レベルに変更するステップと、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更するステップとを含む。
データ保持モードのために回路をパワー・ダウンするための方法は、電源電圧ノードを能動状態の電源電圧レベルから非活動状態の電源レベルに変更するステップと、Ｐチャネル・デバイスのソースを電源電圧ノードに接続するステップと、保持用レベルの電源電圧をＰチャネル・デバイスのバック・ゲートに供給するステップと、Ｐチャネル・デバイスのドレイン電圧を保持用電源電圧レベルとは異なる基準電圧レベルに変更するステップと、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更するステップとを含む。
（詳細な説明）
この問題に対する好適な実施の形態の解決策は、システムがスリープ／データ保持モードに入るときに、Ｐチャネル・デバイス２０のゲートを、保持信号ＲＥＴ（例えば、１．３Ｖ）ではなくて下記のように基準電圧ＶＢＢ（例えば、０．６Ｖ）に持ち上げることである。
この問題に対する好適な実施の形態の解決策は、システムがスリープ／データ保持モードに入るときに、Ｐチャネル・デバイス２０のゲートを、保持信号ＲＥＴ（例えば、１．３Ｖ）ではなくて下記のように基準電圧ＶＢＢ（例えば、０．６Ｖ）に持ち上げることである。
Ｖｄｒａｉｎ＝ＶＢＢ（０Ｖ−−＞０．６Ｖ）
Ｖｇａｔｅ＝ＶＢＢ（０−−＞０．６Ｖ）
Ｖｓｏｕｒｃｅ＝ＶＤＤ（１．３Ｖ−−＞０Ｖ）
Ｖｂｕｌｋ＝ＶＲＥＴ（１．３Ｖ）
Ｖｇａｔｅ＝ＶＢＢ（０−−＞０．６Ｖ）
Ｖｓｏｕｒｃｅ＝ＶＤＤ（１．３Ｖ−−＞０Ｖ）
Ｖｂｕｌｋ＝ＶＲＥＴ（１．３Ｖ）
ゲート（０．６Ｖ）とソース（０Ｖ）／ドレイン（０．６Ｖ）との間の電位差が大幅に削減されるため、ゲートのトンネリング・リークおよびスタンバイでの電力消費も大きく削減される。実際、基準電圧ノードＶＢＢからのリークは、電力消費になんら寄与することがなくなる。電力消費は、保持用ＳＲＡＭアレイなど、システムの他の部品からのリークによってもたらされる。
同様な方法は、Ｎチャネル・デバイスのターン・オフにも適用できる。すなわち、システムがスリープ／データ保持モードに入るとき、ソースは、０Ｖから１．３Ｖ（保持用電圧）に持ち上げられ、ドレインは、０Ｖから０．６Ｖ（基準電圧ＶＢＢ）に持ち上げられ、そしてバルクは、０Ｖに留められる。この場合、ゲートを０Ｖに留める代わりに基準電圧ＶＢＢに持ち上げることもできる。
好適な実施の形態の回路の１つの特徴は、それが大きなゲート・リークを減ずるため、回路のパワー・ダウン・モードにおけるリーク収支の要求に合致することである。別の特徴は、電力消費が保持用ＳＲＡＭアレイなどシステムの他の部品からのリークによってもたらされることから、基準電圧源ＶＢＢからのリークは、電力消費になんら寄与しないということである。
開示された本発明は、回路をデータ保持モードにパワー・ダウンするための方法を提供する。好適な方法において、そのステップには、電源電圧ノードを能動状態の電源電圧レベルから非能動状態の電圧レベルに変更するステップと、Ｐチャネル・デバイスのソースを電源電圧ノードに接続するステップと、Ｐチャネル・デバイスのバック・ゲートに保持用電源電圧レベルを供給するステップと、Ｐチャネル・デバイスのドレイン電圧を保持用の電源電圧レベルとは異なる基準電圧レベルに変更するステップと、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更するステップとが含まれる。好適な実施の形態では、基準電圧レベルは、保持用電源電圧レベルよりも低く、さらに、保持用電源電圧レベルの半分よりも低い。Ｐチャネル・デバイスは、ワードライン回路でよい。
本方法は、更に、第２のＰチャネル・デバイスを第１のＰチャネル・デバイスに直列に接続するステップと、第１のＮチャネル・デバイスを第２のＰチャネル・デバイスに直列に接続するステップと、第２のＮチャネル・デバイスを第１のＮチャネル・デバイスに直列に接続するステップとを含む。本方法は、更に、第２のＮチャネル・デバイスのソースに保持用電源電圧レベルを供給するステップと、Ｎチャネル・デバイスのドレインを基準電圧レベルに変更するステップと、Ｎチャネル・デバイスのゲート電圧を基準電圧レベルに変更するステップとを含む。
１つの実施の形態では、保持用電源電圧レベルは、能動状態の電源電圧レベルと同じである。１つの実施の形態では、能動状態の電源電圧レベルが１．３Ｖ、非能動状態の電圧レベルが０Ｖ、基準電圧レベルが０．６Ｖで、保持用電源電圧レベルが１．３Ｖである。
Claims (8)
- データ保持モードのために回路をパワー・ダウンする方法であって、
電源電圧ノードを能動状態の電源電圧レベルから非能動状態の電源レベルに変更するステップと、
Ｐチャネル・デバイスのソースを電源電圧ノードに接続するステップと、
前記Ｐチャネル・デバイスのバック・ゲートに保持用電源電圧レベルを供給するステップと、
前記Ｐチャネル・デバイスのドレイン電圧を、保持用電源電圧レベルとは異なる基準電圧レベルに変更するステップと、
前記Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更するステップと、
を含む前記方法。 - 請求項１記載の方法であって、基準電圧レベルは、保持用電源電圧レベルよりも低い前記方法。
- 請求項１記載の方法であって、基準電圧レベルは、保持用電源電圧レベルの半分よりも低い前記方法。
- 請求項１記載の方法であって、前記Ｐチャネル・デバイスは、ワードライン回路である前記方法。
- 請求項１から請求項４のいずれかの請求項に記載の方法であって、更に、
第２のＰチャネル・デバイスを第１のＰチャネル・デバイスに直列に接続するステップと、
前記第１のＮチャネル・デバイスを前記第２のＰチャネル・デバイスに直列に接続するステップと、
第２のＮチャネル・デバイスを第１のＮチャネル・デバイスに直列に接続するステップと、
を含む前記方法。 - 請求項５記載の方法であって、更に、
前記第２のＮチャネル・デバイスのソースに保持用電源電圧レベルを供給するステップと、
Ｎチャネル・デバイスのドレインを基準電圧レベルに変更するステップと、
Ｎチャネル・デバイスのゲート電圧を基準電圧レベルに変更するステップと、
を含む前記方法。 - 請求項１記載の方法であって、前記保持用電源電圧レベルは、前記能動状態の電源電圧レベルと同じである前記方法。
- 請求項１又は請求項７のいずれかの請求項に記載の方法であって、前記能動状態の電源電圧レベルが１．３Ｖ、前記非能動状態の電源電圧レベルが０Ｖ、前記基準電圧レベルが０．６Ｖ、前記保持用電源電圧レベルが１．３Ｖである前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/806,624 US6956398B1 (en) | 2004-03-23 | 2004-03-23 | Leakage current reduction method |
| PCT/US2005/009830 WO2005094517A2 (en) | 2004-03-23 | 2005-03-23 | Leakage current reduction method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007531412A true JP2007531412A (ja) | 2007-11-01 |
Family
ID=34989065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007505174A Abandoned JP2007531412A (ja) | 2004-03-23 | 2005-03-23 | リーク電流低減方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6956398B1 (ja) |
| JP (1) | JP2007531412A (ja) |
| KR (1) | KR20070011388A (ja) |
| CN (1) | CN1947338A (ja) |
| WO (1) | WO2005094517A2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007113712A1 (en) * | 2006-03-30 | 2007-10-11 | Nxp B.V. | Low operational power control including power-gating switches |
| JP5870546B2 (ja) * | 2011-08-23 | 2016-03-01 | ソニー株式会社 | 表示装置及び電子機器 |
| CN103176414B (zh) * | 2011-12-21 | 2016-06-15 | 国民技术股份有限公司 | 一种漏电控制电路及其方法 |
| CN108986748B (zh) * | 2018-08-02 | 2021-08-27 | 京东方科技集团股份有限公司 | 一种消除驱动晶体管漏电流的方法及系统、显示装置 |
| CN110690887A (zh) * | 2019-09-30 | 2020-01-14 | 杭州嘉楠耘智信息科技有限公司 | 动态锁存器、数据运算单元、芯片、算力板及计算设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230664A (ja) * | 2000-02-15 | 2001-08-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP4910259B2 (ja) * | 2001-07-25 | 2012-04-04 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路 |
-
2004
- 2004-03-23 US US10/806,624 patent/US6956398B1/en not_active Expired - Lifetime
-
2005
- 2005-03-23 JP JP2007505174A patent/JP2007531412A/ja not_active Abandoned
- 2005-03-23 WO PCT/US2005/009830 patent/WO2005094517A2/en active Application Filing
- 2005-03-23 KR KR1020067021877A patent/KR20070011388A/ko not_active Application Discontinuation
- 2005-03-23 CN CNA2005800123072A patent/CN1947338A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6956398B1 (en) | 2005-10-18 |
| CN1947338A (zh) | 2007-04-11 |
| WO2005094517A3 (en) | 2006-02-02 |
| KR20070011388A (ko) | 2007-01-24 |
| WO2005094517A2 (en) | 2005-10-13 |
| US20050212554A1 (en) | 2005-09-29 |
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| Date | Code | Title | Description |
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