KR20190126711A - 저-전력 또는 비활동 모드 동안 전류 누설을 제어하고 및/또는 감소시키기 위한 방법들 및 회로들 - Google Patents
저-전력 또는 비활동 모드 동안 전류 누설을 제어하고 및/또는 감소시키기 위한 방법들 및 회로들 Download PDFInfo
- Publication number
- KR20190126711A KR20190126711A KR1020190047972A KR20190047972A KR20190126711A KR 20190126711 A KR20190126711 A KR 20190126711A KR 1020190047972 A KR1020190047972 A KR 1020190047972A KR 20190047972 A KR20190047972 A KR 20190047972A KR 20190126711 A KR20190126711 A KR 20190126711A
- Authority
- KR
- South Korea
- Prior art keywords
- current
- terminal
- load
- power supply
- source
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 230000005855 radiation Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 14
- 230000014759 maintenance of location Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000001419 dependent effect Effects 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 230000001105 regulatory effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000004513 sizing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 206010062519 Poor quality sleep Diseases 0.000 description 1
- 229910003798 SPO2 Inorganic materials 0.000 description 1
- 101100478210 Schizosaccharomyces pombe (strain 972 / ATCC 24843) spo2 gene Proteins 0.000 description 1
- 235000019013 Viburnum opulus Nutrition 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000008713 feedback mechanism Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000002277 temperature effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0092—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring current only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Radar, Positioning & Navigation (AREA)
- Electromagnetism (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Direct Current Feeding And Distribution (AREA)
- Emergency Protection Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
로드에 이용 가능한 전력을 감소시키며, 부가적으로 또는 대안적으로, 최대 기준 전류를 사전-수립함으로써 이용 가능한 전류를 제한함으로써, 로드에 이용 가능한 전력을 제어하기 위한 방법들, 시스템들 및 회로들. 기준 전류는 로드 또는 로드의 부분에 의해 인출된 실제 또는 추정된 전류에 비교된다. 비교 결과는 로드에 직접 연결되는지 또는 전압 강하 디바이스를 통해 연결되는지에 관계없이, 최대 전류가 초과될 때 하나 이상 또는 복수의 로드 블록들에 대해, 전원 공급 장치 또는 전력 공급 조절기를 연결 해제하는 디바이스 또는 스위치를 제어하기 위해 사용된다.
Description
본 개시는 시스템-온-칩(SoC), 마이크로제어기들, 및 유사한 시스템들에서의 전력 조절의 분야, 및 특히 비활동 또는 저-전력 동작 모드들 동안 전력 공급 조절에 관한 것이다.
점점 더 작아지고 유연한 디바이스들에 대한 수요는 SRAM(정적 랜덤-액세스 메모리)과 같은 휘발성 메모리의 공간-절약 실현 가능성에 대한 선호를 오래도록 야기하여 왔다. SRAM 메모리는 어디에나 있지만, 그것은 결점들이 없는 것이 아니다. 하나의 이러한 결점은 시스템이 수면 또는 비활동 모드에 들어간 후 SRAM 메모리에서 임의의 원하는 데이터를 유지하기 위해 필요한 활성 데이터 유지에서 기인할 수 있는 고-전력 소비 및 전류 누설이다. 데이터 유지는 유리하게는 시스템의 각성/응답 시간들(또는 최근 데이터가 SRAM 메모리에서 쉽게 이용 가능함에 따라, 그것이 중단된 경우 속도를 높이고 작동하기 위해 디바이스 백 업을 얻기 위한 시간)을 감소시키지만, 이것은 상당한 전력 소비의 대가를 치러야 한다.
데이터 유지 및 전류 누설
수면 모드 동안 전류 수요는 때때로 정상 동작에서보다 더 높을 수 있다. SRAM 블록들은 최근 기록된 데이터 상태/값들을 유지하기 위해 (로컬) 전력 조절기로부터 전류를 계속해서 인출한다. 수면 또는 저-전력 모드 동안 SRAM 로드에 의해 인출된 전류는 때때로 전류 누설인 것으로 고려되거나, 또는 그것으로 여겨질 수 있다. 로드에 의해 인출된 전류가 전력 조절기의 능력을 초과하면, 그것은 조절기 오작동을 위태롭게 하며, 이것은 결국 조절기에 의해 공급된 다른 구성요소들의 고장을 야기할 수 있다. 게다가, 오작동은 또한 일반적으로 SRAM 또는 휘발성 데이터 및 특히 플래시 메모리와 같은 비-휘발성 매체에 (부가적으로) 저장되지 않은 데이터의 손실을 야기할 것이다. 유지될 데이터의 유형들의 예들은 이에 제한되지 않지만 펄스 또는 SPO2 모니터링, 및 ECG와 같은 건강관리 애플리케이션들에 관련된 데이터를 포함한다.
온도 및 전류 누설
다양한 이유들로, 누설 전류들의 문제는 보다 높은 시스템/다이 온도에 따라 심해진다. 누설 전류들은 혼합 효과를 생성할 수 있으며, 따라서 누설 전류는 시스템 구성요소들을 뜨겁게 만들며 이것은 결국 증가된 누설 전류를 야기한다. 따라서, 누설 전류들은, 특히 전력이 동작 동안 소산됨에 따라 보다 높은 온도들에서, 전력 효율에 대한 상당한 방해가 될 수 있으며, 그것들은 시스템(예로서, 마이크로제어기) 동작을 부정적으로 간섭할 수 있다.
데이터 유지 및 응답/각성
시간들
데이터 유지를 상당히 최소화하거나 또는 제거하는 것은, 유지하는 SRAM 데이터가 일반적으로 매우 바람직한 보다 빠른 디바이스 동작을 달성하는데 대단히 중요함에 따라, 일반적으로 옵션이 아니다. 따라서, 트레이드-오프는 일반적으로 유지될 수 있는 데이터의 양(및 대응하는 각성 시간들)과 신뢰 가능한 전력 조절기 동작 사이에서 이루어져야 할 것이다.
이러한 트레이드-오프는 계속 증가하는 정밀도, 및/또는 보다 높은 전력 소비를 갖고 보다 복잡한 회로로 변환하는, 보다 높은 기능을 실시간 기반 애플리케이션(건강 관리 애플리케이션들과 같은)에 제공하는 탐구에서 어려운 도전이 된다. 결국, 디바이스 프로세싱 및/또는 응답 시간은 매우 중대한 성능 요인이 된다. 따라서, 수용 가능한 응답 시간들을 유지하면서, 감소된 전력 소비를 제공하는 것이 도전이 된다.
따라서, 개시의 실시예들의 목적들 중 하나는 데이터 유지를 동시에 달성하면서, 수면 또는 유휴 모드 동안 누설 전류를 감소시키고 및/또는 제한하는 것이다. 저-전력 모드들(및/또는 초-저-전력 모드들)은 범위가 가벼운 수면 또는 대기 모드로부터, 깊은-수면 모드들 및 완전한 전원 차단에 이를 수 있으며, 각각은 계속해서 낮아지는 레벨들의 전력을 소비한다. 특히 동면 모드들 및/또는 수면/유휴 모드들에서, 전원 공급 장치는 시스템에서 대부분의 구성요소들로부터 완전히 차단될 수 있다(신뢰 가능한 동작을 유지하기 위해 계속된 전력을 요구하는 임의의 중대한 구성요소들을 제외하고). 다양한 실시예들은 이들 동작 모드들 중 임의의 것에서 전력 소비를 다루기 위해 사용될 수 있으며, 저-전력 및/또는 초-저-전력 모드들을 설명하기 위한 용어들은 본 개시 전체에 걸쳐 상호 교환 가능하게 사용될 수 있다.
이것은 로드에 이용 가능한 전력을 감소시키며, 부가적으로 또는 대안적으로, 실제 인출된 전류에 비교되는, 최대 (기준) 전류를 수립함으로써, 로드에 이용 가능한 전류를 제한하며 상기 최대 전류가 초과될 때 하나 이상의 또는 복수의 로드 블록들로의, 전원 공급 장치 또는 전력 공급 조절기를 연결 해제하는(로드에 직접 연결되는지 또는 전압 강하를 통해 연결되는지에 관계없이) 스위치를 제어하기 위해 이러한 비교를 사용하기 위한 시스템들, 회로들, 및/또는 방법들에 의해 달성된다.
몇몇 또는 모든 SRAM 데이터는 디바이스가 수면 모드에 들어갈 때 유지될 수 있다. 유지 데이터는 유지된 데이터가 쉽게 이용 가능하며 검색될 필요가 없으므로 디바이스를 더 빠르게 각성시키도록 돕는다. 그러나, 유지 데이터는 보통 상당한 전류를 요구하며 다이에서의 온도 증가를 야기하고, 이것은 결국 전류 요구/누설을 증가시키고 따라서 스노우볼 효과를 생성한다. 이것은 칩의 오작동을 야기할 수 있으며 온-칩 조절기를 고장나게 할 수 있다.
여기에서 개시된 다양한 실시예들은 온도-관련 전류 누설을 감소시키도록 도울 수 있으며 뿐만 아니라 그것은 수면 모드 동안 동작의 안전한 윈도우를 확대하는 방식으로 그렇게 한다. 몇몇 실시예들에서, 그것은 부가적으로 온-칩 전력 조절기의 고장을 방지하기 위해 전원 공급 장치로부터 로드를 차단할 수 있다.
제 1 회로(이중 전압 강하 요소/전류 센서)는 시스템 전원 공급 장치/조절기와 시스템에서의 로드 사이에서 일정하지만 온도-의존적인 전압 강하를 구현하며, 따라서 로드는 감소된 전원 공급 장치를 본다. 전압 강하는 로드에 의해 인출된 전류에 관하여 일정하지만, 온도에 의존적인 채로 있다.
전압 강하 부분은 얼마나 많은 전류가 로드에 의해 인출되는지를 샘플링하도록 작용하는 피드백 메커니즘을 포함하며, 그것은 또한 그것이 게이트 전압(회로 구성으로 인해 로드 수요에 관련될)을 제공할 때 전압 강하 디바이스를 구동한다.
따라서, 로드 수요가 클수록, 샘플링된 전류는 커지며 전압 강하 디바이스에 제공된 게이트 전압이 커지고, 이것은 결국 전압 강하를 증가시키며, 궁극적으로 로드에 이용 가능한 전압을 감소시킨다. 전압 강하는 대체로 일정하게 유지되며 단지 온도 변화들에 따라서만 달라질 것이다.
온도가 높을수록, 전압 강하는 높으며 따라서 그것은 로드에서 전류 누설의 속도를 늦춰서, 전류 누설 문제가 보다 긴 고온 스팬에 걸쳐 포함되도록 한다(전류 누설은 온도에 따라 증가하며 전류 수요가 극도로 높다면 그것은 전력 조절기의 오작동을 야기할 수 있다).
따라서, 제 1 회로는 로드에 의해 보여진 전력을 감소시키며 보다 적은 전류가 로드에 의해 인출될 수 있도록 온도가 증가함에 따라 전압 강하를 증가시키도록 효과적으로 동작한다. 제1 회로는 저-전력 모드 동안 사용을 위해 제한될 필요가 없으며 또한 조절기 동작에서 사용될 수 있다.
보다 적은 전압이 시작을 위해 제공됨에 따라, SRAM 데이터 유지와 연관된 온도 크리프는 더 느린 레이트로 발생하며 따라서 온도/전류 수요가 작동 불능 레벨에 도달하기 전에(즉, 조절기가 고장나고 데이터가 손실될 때) 더 오래 걸린다. 결과는 전력 소비가 감소되며 디바이스/칩의 동작의 온도 윈도우를 효과적으로 확대한다는 것이다.
제 2 회로는 제 1 회로에 연결될 수 있어서, 전류 비교 및 전류 제한의 기능들을 수행한다.
이러한 회로는 기준 회로가 초과되는 경우 로드(또는 그것의 부분)를 연결 해제하도록 동작한다. 기준 전류는 전력 조절기의 안전한 동작의 제한인 것일 수 있다.
이것은 안전한 동작을 강화하며 본 개시의 이러한 양상을 통합한 시스템의 전력 공급 조절기의 무결성을 보존한다.
본 개시의 추가 변화들 및 실시예들이 여기에서 설명된다.
본 개시 및 그것의 특징들 및 이점들의 보다 완전한 이해를 제공하기 위해, 참조가 수반되는 도면들과 함께 취해진, 다음의 설명에 대해 이루어지며, 여기에서 유사한 참조 번호들은 유사한 부분들을 나타낸다:
도 1은 본 개시의 몇몇 실시예들에 따른 전압 강하 요소 및 전류 센서 요소를 포함한 디바이스의 개략도이다.
도 2는 본 개시의 몇몇 실시예들에 따른 스위칭 가능한 전압 강하 요소 및 전류 센서 요소를 포함한 디바이스의 개략도이다.
도 3은 본 개시의 몇몇 실시예들에 따른 전류 제한기 회로의 개략도이다.
도 4는 본 개시의 몇몇 실시예들에 따른 회로 전압 강하 요소 및 전류 센서 회로의 개략도이다.
도 5는 본 개시의 몇몇 실시예들에 따른 전류 센서 회로 및 전류 제한기 회로를 포함한 회로의 개략도이다.
도 6은 본 개시의 몇몇 실시예들에 따른 시스템의 개략도이다.
도 1은 본 개시의 몇몇 실시예들에 따른 전압 강하 요소 및 전류 센서 요소를 포함한 디바이스의 개략도이다.
도 2는 본 개시의 몇몇 실시예들에 따른 스위칭 가능한 전압 강하 요소 및 전류 센서 요소를 포함한 디바이스의 개략도이다.
도 3은 본 개시의 몇몇 실시예들에 따른 전류 제한기 회로의 개략도이다.
도 4는 본 개시의 몇몇 실시예들에 따른 회로 전압 강하 요소 및 전류 센서 회로의 개략도이다.
도 5는 본 개시의 몇몇 실시예들에 따른 전류 센서 회로 및 전류 제한기 회로를 포함한 회로의 개략도이다.
도 6은 본 개시의 몇몇 실시예들에 따른 시스템의 개략도이다.
다음의 설명 및 도면들은 본 개시의 특정한 예시적인 구현들을 상세하게 제시하며, 이것은 본 개시의 다양한 원리들이 실행될 수 있는 여러 대표적인 방식들을 나타낸다. 예시적인 예들은, 그러나, 본 개시의 많은 가능한 실시예들에 대해 철저하지 않다. 본 개시의 다른 목표들, 이점들 및 신규 특성들은 적용 가능한 경우 도면들을 고려하여 진행 시 제시된다.
구현될 때 제어된 전력 소비 감소의 다양한 레벨들을 유리하게 제공할 수 있는, 다양한 기법들, 회로들, 시스템들 및 방법들이 여기에서 개시된다.
대표적인 실시예들 중 여러 개는 SRAM 블록 또는 SRAM 블록 그룹인 로드를 나타내지만, 본 개시에 따른 회로들 및 방법들은 본 개시의 범위로부터 벗어나지 않고 다른 유형들의 로드들과 함께 사용될 수 있다는 것이 주의된다.
본 개시의 대표적인 실시예에 따른 블록도가 도 1에 도시된다. 선택적 전류 제한기(106)에 연결된 전류 센서 및 전압 강하 요소(104)를 포함한 회로(100). 전류 센서/전압 강하 요소(104)는 전원 공급 장치(102)에 연결된다. 전원 공급 장치(102)는 주 전원 공급 장치 또는 대안적으로 전력 공급 조절기를 포함할 수 있다. 로드(108)는 전류 센서/전압 강하 요소(104)에 연결되며 부가적으로 전류 제한기(106)에 연결될 수 있다. 요소(102)는 전원 공급 장치(102)와 로드(108) 사이에서 전압 강하를 제공할 뿐만 아니라, 로드(108)에 의해 인출되는 전류를 감지하는 이중 기능을 가진다. 전류 센서(104)에 의해 감지되거나 또는 샘플링된 전류는 대안적으로 누설 전류로 불리울 수 있다(즉, 비활동 또는 저-전력 모드 동안 로드에 의해 인출되는 전류). 로드(108)가 전류 센서/전압 강하 요소(104)를 통해 전원 공급 장치(102)에 연결됨에 따라, 그것은 감소된 전원 공급 장치(110)를 효과적으로 본다. 전원 공급 장치(110)는 전원 공급 장치(102)의 것 빼기 전압 강하 요소(104)에 의해 제공된 전압 강하와 같은 전력을 제공하도록 구성된다. 로드(108)는 SRAM 블록과 같은 메모리 블록을 포함할 수 있다. "전류 감지" 또는 전류 센서 블록/전압 강하 요소(104)는 로드에 의해 인출된 누설 전류를 샘플링하며 이러한 누설 전류의 스케일링된 사본이 로드로의 공급을 제어하도록 기준 전류에 대해 비교하기 위해 "전류 제한기" 블록(106)에 의해 사용될 수 있다. 기준 전류는 PTAT 전류 소스(절대 온도에 비례하는 전류 소스)에 의해 제공될 수 있다. 따라서, 이러한 전류는 유리하게는 회로가 그에 따라 적응되도록 시스템 또는 다이 온도에 상관된다.
도 2는 본 개시의 추가 실시예에 따라, 도 1에 도시된 기법이 전개될 수 있는 개략도(200)를 예시한다. 이러한 구현에서, 바이패스 스위치(S1)는 전류 센서/전압 강하 요소 및 전류 제한기 회로들로의 연결을 제어하며, 예를 들면, 그것들이 데이터 기록/판독 동작들 동안 활발히 연결되지 않도록, 및 그것들이 단지 수면 또는 저/전력 모드 동안에만 활발히 연결되도록 그것들을 제어할 수 있다. 도 1을 참조하여 표시된 바와 같이, 전류 제한기는 선택적일 수 있으며, 개략적인 회로(200)가 대안적으로 전류 제한기(204) 없이 제공될 수 있다. 이러한 기법은 주로, 예로서 SRAM 로드가 데이터 유지 모드(비활동/저-전력 모드)에 있을 때 누설 전류를 제어하는 것을 향해 타겟팅된다. 따라서, 통상적으로 보다 높은 전류를 수반하는, 데이터 판독/기록 동작(활성 모드) 동안, 전류 센서 및 전류 제한기는 바이패스 스위치(S1)에 의해 바이패스될 수 있다.
회로 구현
회로 구현은 두 개의 부분들, 즉 전류 감지 부분(또는 전류 센서/전압 강하 부분) 및 전류 제한 부분(또는 전류 제한기)으로 나뉠 수 있다. "전류 감지" 블록은 로드(예로서, SRAM) 누설 전류를 감지할 뿐만 아니라 로드에 대한 공급 라인 상에서 제어된 전압 강하를 갖는 이중 역할을 한다. 이러한 전류의 (스케일링된) 사본은 그 후 (PTAT) 전류 기준에 비교되는 전류 미러들을 사용하여 생성된다. 스케일링되지 않은 사본과 대조적으로 전류의 스케일링된 사본을 제공하는 것은 유리하게는 회로의 전력 소비를 감소시킨다.
대표적인 회로 개략도들에서, P-형 금속-산화물-반도체(PMOS) 트랜지스터들은 치수들(W(폭) 및 L(길이))에 의해 특성화되지만, m 파라미터는 (모놀리식 또는 손가락형) 트랜지스터 크기, 또는 대안적으로 특정한 수의 이산 트랜지스터들을 나타낸다. 따라서, 다양한 트랜지스터들에서 m 파라미터 값에서의 차이들은 트랜지스터들 사이에서 크기 비의 지시적 기준으로서 작용할 수 있다. 트랜지스터들은 이산 트랜지스터들로서 및/또는 모놀리식 또는 '손가락형 트랜지스터들'로서 구현될 수 있다. 회로 개략도들에서 트랜지스터 치수들은 마이크로미터(㎛)로 제공된다. 도면들에서 도시된 트랜지스터 치수들 및/또는 크기/치수 관계들은 단지 대표적이며 다른 치수들 및 크기 비들이 본 개시의 범위로부터 벗어나지 않고 사용될 수 있다.
도 3은 저-전력 동작 모드 동안 전압 강하를 제공하고 로드에 의해 인출된 누설 전류를 감지하도록 구성된 회로(300)를 도시한다. 이러한 전류 센서/전압 강하 회로는 흐르는 전류에 독립적인 제어된 전압 강하를 생성할 뿐만 아니라, 그것은 또한 증가하는 온도에 따라 전압 강하를 증가시킨다(이것은 예로서, 실리콘 다이에서의 회로에 의해 보여진 실제 온도일 수 있다). 두 개의 PMOS 트랜지스터들(M1 및 M2)은 동일한 전류 값(lbias)을 갖고 약반전에서 바이어싱되지만, M1 및 M2 트랜지스터들 사이에서의 크기 비는 M3에 걸쳐 고정되지만 온도-의존적인 전압 강하를 산출한다. 적절한 정전용량(C)을 가진 커패시터는, 주파수-유도 효과들에 대해 회로의 안정성을 증가시키기 위해, 보상 목적들로 M3의 게이트와 드레인 사이에 연결될 수 있다. 정전용량(C)은 예를 들면, 10pF일 수 있다. "x"로 라벨링된 노드는 M1 및 M2 쌍에 의해 발생된 구동 전압을 나타내며, 이것은 M3의 게이트로 제공되며, M3에 걸쳐 제공된 전압 강하를 야기한다. M3의 소스 및 드레인 사이에 제공된 전원 공급 장치로의 전압 강하는 식: Vdrop = (kT/q)*In((W/L)M2/(W/L)M1)을 사용함으로써 M1 및 M2의 크기의 비로부터 결정되거나 또는 근사될 수 있으며, 여기에서 k = 볼츠만 상수, T = 켈빈 온도, 및 q = 전자 전하이다. 대표적인 트랜지스터 치수들이 도 3에서 도시된다. 모든 트랜지스터들(M1, M2, 및 M3)은 1 대 4의 대표적인 W/L 비를 도시한다. 9 대 1의 M2 및 M1 사이에서의 크기 비(m 파라미터로부터 도출된 바와 같이)는 도 3에 도시된다. 크기 비가 클수록(즉, M1 트랜지스터 크기에 대한 M2 트래지스터 크기가 클수록), M3에서 생성된 전압 강하는 커진다. M3 트랜지스터는 크기에 대하여 상당히 더 클 수 있으며, 예를 들면, 그것은 m = 50을 가진 손가락형 트랜지스터로서 구현될 수 있다. M3에 걸친 전압 강하(Vdrop)는 노드(304)에서 강하된 공급 아래로 노드(302)에서의 (조절된) 공급 전압을 취한다.
도 4는 충분히 정확한 전류 복사 메커니즘을 가진 전류 제한기 회로를 구현하기 위해 사용될 수 있는 회로(400)의 개략도를 도시한다. M3를 통해 흐르는 전류(즉, SRAM 누설 전류)의 충분히 정확한 스케일링된 사본을 얻기 위해, 적절히 매칭된 복사 트랜지스터(M5)의 VDS 전압을 갖는 것이 바람직하다. 이를 달성하기 위해, 도 3에 도시된 것과 유사한 회로가 도 4에서 도시된 바와 같이 복제될 수 있다. 여기에서, M1' 및 M2'는 △VGS 쌍을 형성한다. 이러한 쌍은 복사 트랜지스터 M5의 VDS를 제어하며, 그것은 도 2에서 M3의 VDS의 값과 유사한 값으로 유지하려는 경향이 있을 것이다. 이러한 방식으로, 트랜지스터(M5)의 드레인 단자는 M3의 드레인 단자의 것으로서 드레인 단자의 것과 대체로 동일한 전류 크기를 출력할 것이다. 이러한 전류는 비교 트랜지스터(M4)에서 기준 전류(lref)에 효과적으로 비교될 것이다. 전류 제한기는 게이트 전압이, 비교 트랜지스터(M4)에 의해 제공되는, 전류 비교 포인트에 의해 제어되는 PMOS 트랜지스터(M6)를 사용하여 구현될 수 있다. 이러한 방식으로, 비교 트랜지스터 출력은 M6을 제어하며, 이것은 M3 및 M5의 드레인 단자들에서 반영된 바와 같이, 그것의 전류 수요들이 기준 전류(lref)를 초과한다면 (강하된) 전원 공급 장치(402)로부터 로드(또는 그것의 부분)를 연결 해제하기 위해 그에 따라 효과적으로 스위칭한다. 도면들에 도시된 예들에서, M1, M1', M3 및 M5의 소스 단자들은 주(강하되지 않은) 전원 공급 장치(404)에 연결된다는 것이 주의된다(예로서, 그것들은 온-칩 전력 조절기에 직접 연결될 수 있다).
"x"로 라벨링된 노드는 전류 복사 디바이스를 위한 게이트 전압을 제공한다. 이러한 배열을 갖고, 누설 전류의 매우 정확하고 스케일링된 버전이 획득될 수 있다. 이러한 전류는 PMOS 트랜지스터 스위치(M6)를 통해 로드(예로서, SRAM 뱅크)로의 공급을 제어하기 위해 (바람직하게는 PTAT) 기준 전류에 대해 비교된다. 누설 전류가 교차하거나 또는 미리 결정된 임계치를 초과함에 따라, PMOS 트랜지스터 스위치는 턴 오프하기 시작하며, 그에 의해 조절기의 과도한 로딩을 방지하기 위해 로드 공급 전압을 감소시키고 대응하는 로드 블록을 멈춘다. 단일 스위치가 도 4에 도시되지만, 복수의 스위치들이 복수의 로드 블록들을 각각 제어하고 연결(해제)하기 위해 사용될 수 있다. 하나 이상의 뱅크들을 포함한 SRAM 로드의 경우에, 연결 해제된 SRAM 뱅크에서의 콘텐트들은 과도한 전류 누설이 있을 때 손실될 것이며, 이러한 배열은 RTC(실시간 클록)와 같은, 저-전력 조절기 하에서 동작하는 다른 회로가 보호됨을 보장한다. 대안적으로, 전류 누설은 전역적으로 감지될 수 있으며(즉, 총 로드 전류 누설) 이러한 측정은 전류가 로드 또는 SRAM 블록들에 걸쳐 대체로 동일하게 분배된다는 가정을 갖고 사용될 수 있다. 이러한 구현에서, 시스템은 또한 그에 따라 어떤 스위치를 턴 오프할지를(따라서 전력의 각각의 컷오프 로드를 허용치 않는) 판단할 수 있다.
이러한 예에 따른 "전류 제한" 회로는 100mV 미만의 순방향 전압 강하를 가진다. 실온에서, 공급 상에서의 이러한 전압 강하는 누설 전류 자체를 감소시킬 때 돕는다. 대기 전류는 실온에서 약 30nA일 수 있다. 이러한 기법은 또한 유리하게는 데이터 손실의 검출 및 로드 블록들(SRAM 뱅크들)의 우선순위화에 관한 유연한 옵션들을 제공한다. 전류 제한 스위치의 게이트는 어떤 뱅크 또는 블록이 고장났는지, 데이터 손실의 경우 어떤 정보가 저장되고 및/또는 시스템 소프트웨어 또는 제어기로 전달될 수 있는지에 대한 정보를 유지한다. 전류 제한/최대의 값은 뱅크 단위로 조정될 수 있으며 그에 따라, 예로서, 누설 전류에서 흔치 않는 증가의 경우에 보다 중요한 데이터를 유지하는 뱅크들에 보호 우선권을 준다.
도 5는 상기 도면들을 참조하여 상기 설명되는, 도 3 및 도 4에 도시된 회로들을 조합한 회로를 도시한다.
도 6은 본 개시의 몇몇 대표적인 실시예들에 따른 시스템의 개략도를 도시한다. 시스템(예로서, 마이크로제어기)(600)은 전류 센서 블록(604)(전류 센서 및 전압 강하 요소 양쪽 모두로서 동작하는)을 포함하며 부가적으로 전류 제한기 블록(606)을 포함할 수 있다. 전류 센서 및 전류 제한기 블록들은 시스템에서의 전원 공급 장치(또는 조절기)(602) 및 로드(608) 사이에 연결된 바이패스 스위치(610)를 사용함으로써 바이패스될 수 있다. 바이패스 스위치는 시스템이 수면 또는 저-전력 모드에 있지 않을 때 전류 센서 및 전류 제한기 블록들이 바이패스될 수 있도록, 및 전류 센서 및 전류 제한기 블록들이 데이터 판독/기록 동작들과 같은 활성 동작들 동안 전원 공급 장치(조절기) 사이에서 활발히 연결될 수 있도록 구성될 수 있다. 전류 제한기 블록(606)은 선택적일 수 있으며, 몇몇 실시예들에서 시스템은 단지 전류 센서 블록(604)만을 제공받으며, 이것은 전압 강하(결국 로드에 이용 가능한 전력을 감소시키는)를 제공하기 위해 (조절된) 전원 공급 장치 및 로드 사이에서 바이패스 스위치를 통해 연결될 수 있다.
본 개시에 따라 제공된 바와 같이 전압 강하 또는 전압 감소는 온도가 증가함에 따라 보다 적은 전류가 로드에 이용 가능하도록 온도에 따라 증가할 수 있다. 이것은 (바람직하지 않은) 온도 효과에 효과적으로 대응하며 일체형 SRAM 데이터 유지의 온도 윈도우 및 효과적인 양호한 수면/유휴 모드 시간 지속 기간을 확대한다.
그에 따라 여기에서 개시된 기술들은 유리하게는 온도-의존적인 효과를 제공한다. 보다 높은 온도들에서, 전류 제한기 회로는 전류 공급을 스위치 오프할 수 있다(로드에 의해 인출된 전류가 수립된 기준 전류를 초과한다면). 이것은 유리하게는 RTC(실시간 클록)와 같은 다른 (보다 중대한) 블록들의 무결성을 보존한다. 보다 낮은 온도들에 있는 동안, 기술들은 로드에 제공된 감소된 전위에 의해 에너지 소비를 감소시킨다.
여러 개의 전력 감소 및 전력 제한 기술들이 여기에서 개시되지만, 다양한 기술들은 결합하여 사용될 필요가 없으며 여전히 유리한 전력 절감들 및 효율적인 데이터 유지를 달성하며, 추가로 시스템의 동작의 온도 윈도우를 확대시키면서 각각 개별적으로 구현될 수 있다.
그러나, 기술들 중 일부를 결합하는 것은 유리한 시너지 효과를 제공할 수 있다.
게다가, 여기에서 개시된 실시예들은 유리하게는 동면 모드에서 기술들을 구현하기 위해 요구된 대기 전류에 대한 엄격한 제한들을 만족시킨다. 용어들(수면 모드, 유휴 모드, 비활동 모드, 동면 모드, 및 저-전력 모드)은 본 개시에 전체에 걸쳐 상호 교환 가능하게 사용될 수 있다는 것이 주의된다.
몇몇 실시예들에서, 전원 공급 장치로부터 로드에 의해 인출된 전류를 감소시키고 제한하기 위한 회로가 제공되며, 회로는 전류 센서 및 전류 제한기를 포함하고, 여기에서 전류 센서는 크기(Vdrop)를 가진 제어된 전압 강하 및 전원 공급 장치와 로드 사이에서의 강하된 전원 공급 장치 출력을 제공하기 위한 전압 강하 요소, 및 전압 강하 요소의 출력 단자와 입력 단자 사이에 연결된 피드백 요소를 포함하며, 상기 피드백 요소는 전압 강하 요소의 입력에 구동 전압을 제공하도록 구성된다. 이러한 방식으로, 실질적으로 고정되지만 제어 가능한 전압 강하가 달성된다. 피드백 루프의 사용은 발성된 Vdrop 전압 강하가 전류에 거의 완전히 독립적임을 보장한다.
몇몇 실시예들에서, 회로는 전류 제한기 회로를 추가로 포함하며, 이것은 로드에 이용 가능한 전류를 제한하도록 구성된다. 따라서, 전류 제한기는 로드에 전원 공급 장치를 연결하고 연결 해제하기 위한 로드 스위치를 포함하며, 비교를 위한 기준 전류를 제공하기 위해 기준 전류 소스를 추가로 포함한다. 기준 전류는 시스템의 전력 효율 요구들(또는 그것에 대한 선호들)을 만족시키도록 선택될 수 있다. 대표적인 애플리케이션에서, SRAM 데이터의 100%, 예를 들면, 128kB의 데이터(SRAM 블록들에서), 기준 전류에 감지된 전류 출력을 비교하고 그에 의해 비교 출력 신호를 제공하기 위한 전류 비교 요소, 전류 비교 요소에 로드 스위치로의 입력 및 강하된 공급 출력 사이에 연결된 로드에 의해 인출된 전류의 스케일링된 복사 신호를 제공하도록 구성된 전류 복사 디바이스를 유지하도록 요구되며, 여기에서 로드 스위치는 감지된 전류가 기준 전류를 초과한다면 로드로부터 전원 공급 장치를 연결 해제하도록 전류 비교 요소의 비교 출력 신호에 의해 제어된다.
몇몇 실시예들에서, 전압 강하 요소는 병렬로 연결된 하나 이상의 PMOS 트랜지스터들(M3)을 포함하며(유사한 단자가 유사한 단자에 연결된다), 여기에서 M3 드레인 단자는 로드에 의해 인출된 전류를 감지하도록 구성되고, 피드백 요소는 적어도 하나의 제 1 PMOS 트랜지스터(M1) 및 적어도 하나의 제 2 PMOS 트랜지스터(M2)를 포함하고, M1의 소스 단자는 M3의 드레인 단자에 연결되고, M1의 게이트 단자는 M2의 게이트 단자에 연결되고, M2의 드레인 단자는 M3의 게이트 단자에 연결되며, M1의 게이트 단자는 M1의 드레인 단자에 또한 연결되고, 여기에서 M3의 게이트 전압은 M1 및 M2 사이에서의 사이징 비에 의해 적어도 부분적으로 결정되며, 전압 강하 크기(Vdrop)는 (kT/q)*In(W/L)M2/(W/L)M1)로서 수학적으로 근사된다.
PMOS 트랜지스터들은 일반적으로 게이트, 드레인, 및 소스 단자들을 포함하며, 그 중 임의의 것은 입력 또는 출력 단자 및/또는 신호를 제공할 수 있다.
몇몇 실시예들에서, M2 및 M1 트랜지스터들 사이에서의 크기 비는 적어도 9 대 1이다. 이것은 효과적인 전압 강하 값을 야기할 것이다. 그러나, 다른 M2 대 M1 크기 비들은 본 개시의 범위로부터 벗어나지 않고 사용될 수 있다. 예를 들면, M2 대 M1 크기 비는 9 대 1보다 낮을 수 있거나, 또는 그것은 9 대 1보다 클 수 있다.
트랜지스터 및 그것들 사이에서의 크기 비는 별개의 디바이스들로서 구현돌 수 있거나 또는 대안적으로 '손가락형 트랜지스터들'로서 구현될 수 있다.
몇몇 실시예들에서, 복사 디바이스는 게이트 단자가 M3의 게이트 단자에 연결되며, M4의 드레인 단자가 PTAT 기준 전류 소스 요소에 연결되는 PMOS 트랜지스터(M4), 및 PMOS 트랜지스터들(M1' 및 M2')의 쌍을 포함한다. PTAT 기준 전류 소스는 절대 온도에 비례하는 전류 소스이다. 따라서, 전류는, 그에 따라 유리하게는 회로가 그에 따라 적응되도록 시스템 또는 다이 온도에 상관시킨다.
몇몇 실시예들에서, 로드 스위치는 단일 PMOS 트랜지스터(M6)를 포함한다. 대안적으로, 스위치는 단일 스위치로서 또는 독립적으로 동작하는 스위치들로서 동작하도록 구성된 하나 이상의 병렬-연결 PMOS 트랜지스터들을 포함할 수 있다.
몇몇 실시예들에서, M1'의 게이트 단자는 M2'의 게이트 단자 및 M2'의 드레인 단자에 연결되고, M2'의 게이트 단자 및 M1'의 드레인 단자는 바이어스 전류 소스에 연결되고, M2'의 게이트 단자는 M2'의 드레인 단자에 연결되며, 여기에서 M2'의 소스 단자는 M4의 드레인 단자에 연결되고; 여기에서 전류 비교 요소는 PMOS 트랜지스터(M5)를 포함하며, M5의 게이트가 상기 PTAT 기준 전류 소스에 연결되며 M5의 소스 단자가 그것에 연결되고, 여기에서 M5의 소스 단자는 M2'의 소스 단자에 연결되고, M1'의 드레인 단자는 M5의 게이트 단자에 연결되며, M5의 드레인 단자는 M6의 게이트 단자에 연결된다.
몇몇 실시예들에서, 정전용량(C)을 가진 적어도 하나의 커패시터는 M3의 드레인 및 게이트 단자 사이에서 연결된다.
몇몇 실시예들에 따르면, 전류 센서 및 전압 강하 요소/블록뿐만 아니라 전류 제한기 요소/블록을 포함하며 전원 공급 장치와 로드를 추가로 포함하는 시스템이 제공되며, 여기에서 요소들/블록들은 전원 공급 장치와 로드 사이에 연결된다. 시스템은, 예를 들면, 마이크로제어기, 필드-프로그램 가능한 게이트 어레이(FPGA), SoC, 또는 내장 시스템일 수 있다. 전원 공급 장치는 온-칩 전력 조절기일 수 있다. 전류 제한기는 안전한 동작을 강화하며 이러한 전류 제한기 요소를 통합한 시스템의 전력 공급 조절기의 무결성을 보존한다.
대안적으로, 시스템은 단지 전류 센서/전압 강하 요소만을 제공받을 수 있다. 이것은 유리하게는 여전히 보다 적은 전력 소비로부터 이익을 얻으면서 시스템의 보다 간단하고 덜 비싼 구현을 가능하게 한다. 이러한 실시예들에서 시스템은 (조절된) 전원 공급 장치 및 로드 사이에서 전류 센서/전압 강하 블록/요소를 선택적으로 연결하기 위한 바이패스 스위치를 제공받을 수 있다. 예를 들면, 전류 센서/전압 강하 블록/요소는 활성 시간들 동안 또는 데이터/판독 기록 동작 동안 바이패스될 수 있으며, 수면 모드 동안 연결될 수 있다.
몇몇 실시예들에 따르면, 전류 센서 및 전압 강하 회로뿐만 아니라 전류 제한기 회로를 포함하며, 전원 공급 장치와 로드를 추가로 포함하는 시스템이 제공되며, 여기에서 회로는 전원 공급 장치와 로드 사이에서 연결된다. 전류 제한기는 시스템의 안전한 동작을 강화하며 시스템의 전력 공급 조절기의 무결성을 보존한다.
대안적으로, 시스템은 단지 전류 센서/전압 강하 회로를 제공받을 수 있다. 이러한 실시예들에서 시스템은 (조절된) 전원 공급 장치 및 로드 사이에서 전류 센서/전압 강하 회로를 선택적으로 연결하기 위한 바이패스 스위치를 제공받을 수 있다. 예를 들면, 전류 센서/전압 강하 회로는 활성 시간들 동안 또는 데이터/판독 기록 동작 동안 바이패스될 수 있으며, 수면 모드 동안 연결될 수 있다. 이것은 유리하게는 여전히 보다 낮은 전력 소비로부터 이익을 얻으면서 시스템의 보다 간단하고 덜 비싼 구현을 가능하게 한다.
몇몇 실시예들에서, 전압 강하 회로는 병렬로 연결된 하나 이상의 PMOS 트랜지스터들(M3)을 포함하며, 여기에서 M3 드레인 단자는 로드에 의해 인출된 전류를 감지하도록 구성되며, 여기에서 피드백 요소는 적어도 하나의 제 1 PMOS 트랜지스터(M1) 및 적어도 하나의 제 2 PMOS 트랜지스터(M2)를 포함하고, 여기에서 M1의 소스 단자는 M3의 드레인 단자에 연결되고; M1의 게이트 단자는 M2의 게이트 단자에 연결되고, M2의 드레인 단자는 M3의 게이트 단자에 연결되며, M1의 게이트 단자는 M1의 드레인 단자에 또한 연결되고, 여기에서 M3의 게이트 전압은 M1 및 M2 사이에서의 사이징 비에 의해 적어도 부분적으로 결정되고; 따라서 PMOS 트랜지스터 배열들 및 그것들의 크기 비들을 고려하여, 전압 강하 크기(Vdrop)는 (kT/q)*In(W/L)M2/(W/L)M1)로서 수학적으로 근사되며, 여기에서, k = 볼츠만 상수, T = 켈빈 온도, 및 q = 전자 전하이다. M1 및 M2 사이에서의 사이징 관계(크기 비)는 특정한 애플리케이션의 요건들에 맞도록 실질적으로 미리 결정된 전압 강하를 제공하기 위해 조정될 수 있다. 전압 강하 수학적 근사로부터 추론될 수 있는 바와 같이, 전압 강하는 온도에 의존적이다. 이것은 유리하게는 온도에 따라 증가하는 전압 강하를 야기하며, 따라서 전류 누설은 보다 긴 온도 스팬 전체에 걸쳐 포함되고(감소되고) 그에 따라 시스템의 동작의 유효 온도 윈도우를 확대한다.
몇몇 실시예들에서, 복사 디바이스는 게이트 단자가 M3의 게이트 단자에 연결되며, M4의 드레인 단자가 PTAT 기준 전류 소스 요소에 연결되는 PMOS 트랜지스터(M4), 및 PMOS 트랜지스터들(M1' 및 M2')의 쌍을 포함하고, 로드 스위치는 PMOS 트랜지스터(M6)를 포함하고, M1'의 게이트 단자는 M2'의 게이트 단자 및 M2'의 드레인 단자에 연결되고, M2'의 게이트 단자 및 M1'의 드레인 단자는 바이어스 전류 소스에 연결되고, M2'의 게이트 단자는 M2'의 드레인 단자에 연결되며, M2'의 소스 단자는 M4의 드레인 단자에 연결되고, 여기에서 전류 비교 요소는 PMOS 트랜지스터(M5)를 포함하며, M5의 게이트는 상기 PTAT 기준 전류 소스에 연결되며 M5의 소스 단자는 그것에 연결되고, 여기에서 M5의 소스 단자는 M2'의 소스 단자에 연결되고, 여기에서 M1'의 드레인 단자는 M5의 게이트 단자에 연결되고, M5의 드레인 단자는 M6의 게이트 단자에 연결되며, 트랜지스터들(M1 내지 M6)은 소스-연결되며, 여기에서 M1, M2, M1' 및 M2'의 드레인 단자는 각각 바이어스 전류 소스(lbias)에 연결되고, 여기에서 PTAT 기준 전류 소스 및 상기 바이어스 전류 소스는 전기 접지 기준에 연결되며, 여기에서 로드에 연결된 M6의 드레인 단자 및 M6의 소스 단자는 M3의 드레인 단자에 연결된다. 바이어스 전류 소스는 바람직하게는 트랜지스터들에서 약반적 동작을 유도하기 위해 설정되고, 이것은 유리하게는 전력 소비를 감소시킨다.
몇몇 실시예들에서, 전원 공급 장치 및 로드 사이에 연결된 바이패스 스위치로서, 상기 바이패스 스위치는 전류 센서 및 전류 제한기가 단지 동면 모드, 수면 모드, 깊은-수면 모드, 유휴 모드, 전력-절감 모드, 또는 대기 모드 중 적어도 하나 동안 전원 공급 장치 및 로드 사이에서 활발히 연결되도록(기능적이도록) 구성되며, 따라서 그것들이 연결되지 않을 때, 전류 제한기 및 센서는 시스템에 의해 바이패스된다. 바이패스 스위치는 그것이 예로서, 판독/기록 동작들 동안 전류 제한기 및 전류 센서 회로들을 연결 해제하도록 및 일단 시스템이 수면 또는 유휴 모드에 들어가면 그것들의 회로들을 다시 연결하도록 구성될 수 있다.
바이패스 스위치는 하나 이상의 반도체 요소들을 사용하여 구현될 수 있다. 예를 들면, 강하된 공급 장치 및 로드 사이에 병렬 연결된 하나 이상의 PMOS 트랜지스터들은 바이패스 스위치로서 동작하도록 구성될 수 있다.
대안적으로 또는 부가적으로, 타이머-기반 구현은 저-전력 또는 초 저-전력(ULP) 모드들을 트리거하기 위해 사용될 수 있다.
몇몇 실시예들에서, 바이어스 전류 소스는 M1, M2, M1' 및 M2'에서 약반전 동작을 유도하도록 구성된다. 이것은 유리하게는 트랜지스터들의 전력 소비를 감소시킨다.
몇몇 실시예들에서, 로드는 하나 이상의 메모리 블록들 또는 하나 이상의 메모리 블록 그룹들을 포함하며, 여기에서 각각의 메모리 블록 또는 각각의 메모리 블록 그룹은 전류 제한기에 개별적으로 연결되며, 전류 제한기 스위치 로드는 각각의 메모리 블록 또는 메모리 블록 그룹에 의해 인출된 로드 전류가 기준 전류를 초과한다면 메모리 블록 또는 메모리 블록 그룹을 연결 해제하도록 구성된다. 따라서, 각각의 로드는 스위치를 통해 개별적으로 연결 해제되거나 또는 활성화되고 비활성화된다. 따라서, 각각의 로드는 독립적인, 전용 스위치를 제공받을 수 있다. 전류 누설은 각각의 로드에 대해(예로서, 각각의 메모리 블록에 대해) 별도로 감지될 수 있다.
몇몇 실시예들에서, 메모리는 하나 이상의 SRAM 블록들 또는 하나 이상의 SRAM 블록 그룹들을 포함하며, 여기에서 각각의 SRAM 블록 또는 각각의 SRAM 블록 그룹은 전류 제한기에 개별적으로 연결되며, 여기에서 전류 제한기 스위치 로드는 각각의 SRAM 블록 또는 SRAM 블록 그룹에 의해 인출된 로드 전류가 기준 전류를 초과한다면 SRAM 블록 또는 SRAM 블록 그룹을 연결 해제하도록 구성된다. 따라서, 각각의 로드는 스위치를 통해 개별적으로 연결 해제되거나 또는 활성화되고 비활성화된다. 따라서, 각각의 로드는 독립적인, 전용 스위치를 제공받을 수 있다. 전류 누설은 각각의 로드에 대해(예로서, 각각의 SRAM 블록에 대해) 별도로 감지될 수 있다.
대안적으로, 전류 누설은 전역적으로 감지될 수 있으며(즉, 총 로드 전류 누설) 이러한 측정은 전류가 로드 또는 SRAM 블록들에 걸쳐 실질적으로 동일하게 분배된다는 가정을 갖고 사용될 수 있다. 이러한 구현에서, 시스템은 또한 그에 따라 어떤 스위치를 턴 오프할지(따라서 전력의 컷오프 로드를 허용하지 않는)를 판단할 수 있다. 부가적으로, 이러한 판단은 로드들 또는 SRAM 블록들의 중요도 또는 임계성에 기초할 수 있으며, 따라서 몇몇 로드들은 다른 것들 전에 연결 해제된다. 몇몇 실시예들에서, 몇몇 블록들 또는 로드들은 결코 연결 해제되지 않을 수 있다.
몇몇 실시예들에서, 정전용량(C)을 가진 적어도 하나의 커패시터가 M3의 드레인 및 게이트 단자들(트랜지스터의 임의의 고유 또는 본질적인 기생 정전용량 외에) 사이에 연결된다. 이것은 피드백 회로의 부분이므로, 그것이 주파수에 걸쳐 안정됨을 보장하는 것이 유리하다. 즉, 회로는 몇몇 잡음을 일으킴으로써 발진하기 시작하지 않아야 한다. 커패시터는 따라서 밀러 커패시터로서 동작하며 "극 분할(pole splitting)"을 돕는다. 커패시터의 정전용량(C)은 예를 들면 10pF(피코-패럿)일 수 있다.
몇몇 실시예들에서, 전원 공급 장치는 온-칩 전력 조절기이다. 몇몇 실시예들에서 전력 조절기는, 예를 들면 벅 컨버터일 수 있다.
몇몇 실시예들에서, M3은 80 내지 90mV 사이에서의 크기를 가진 전압 강하를 제공하도록 구성된다.
몇몇 실시예들에서, PMOS 트랜지스터들은 3.3nA 전류 흐름을 위해 구성되며 전압 강하 요소에 걸쳐 100MV의 강하가 있도록 사이징된다. 이것은 유리하게는 회로의 보다 낮은 전력 소비를 야기한다.
몇몇 실시예들에서, 방법은 전원 공급 장치에 의해 하나 이상의 로드 블록들로 공급된 전력을 제어하기 위해 제공되며, 상기 방법은 저-전력 동작 모드(동면, 유휴 및/또는 수면 모드, 또는 대안적으로 초-저-전력 모드(ULP)와 같은) 동안 하나 이상의 로드 블록들에 이용 가능한 전력을 감소시키는 단계 및 저-전력 동작 모드 동안 그것이 전력, 인출된 출력/누설 임계치를 초과한다면 로드 블록을 제한하거나 또는 연결 해제하는 단계를 포함한다. 따라서, 제어 단계는 (그 중에서도) 로드에 이용 가능한(또는 대안적으로 그것에 의해 소비된) 전류를 감소 및/또는 제한하는 단계를 포함할 수 있다. 전원 공급 장치는 시스템-온-칩(SoC) 마이크로제어기, FPGA 또는 유사한 디바이스들과 같은 시스템에서 제공된 바와 같이 전력 조절기 출력을 포함할 수 있다.
방법은 임계치가 초과되었는지를 결정하기 위해 사전-수립된 기준 또는 임계 전류에 인출된 전류를 비교하는 단계를 추가로 포함할 수 있다. 각각의 별개의 로드 블록에 의해 인출된 전류가 감지되고 및/또는 측정되며 임계 값에 비교될 수 있다. 따라서, 각각의 로드 블록은 그것의 전류 수요들이 사전-수립된 임계치를 초과하는 경우 전원 공급 장치(또는 조절된 전원 공급 장치)로부터 독립적으로 또는 개별적으로 연결 해제될 수 있다.
몇몇 실시예들에서, 프로세서에서 실행될 때, 시스템의 저-전력 동작 모드 동안, 전원 공급 장치에 의해 시스템에서의 로드로 제공된 전력을 감소시키도록 구성된 전압 강하 디바이스 및 상기 시스템에서 상기 전원 공급 장치로부터 로드에 의해 인출된 전류를 제한하도록 구성된 전류 제한 디바이스 중 적어도 하나를 활성화하는 단계를 실행하도록 프로세서를 구성하는 지시들을 포함하는 비-일시적 컴퓨터-판독 가능한 매체가 제공된다.
이것은 그것이 에너지/전력 절감들을 야기하며 저 또는 초-저-전력 모드 동안 프로세서 또는 마이크로제어기의 동작의 온도 윈도우를 추가로 확대하기 때문에, 그것이 구현되고 실행되는 프로세서 및 시스템(예로서, 마이크로제어기)의 동작을 개선한다. 컴퓨터-판독 가능한 매체는 실행될 때, 전류 수요들을 초과하는 로드 블록에 대한 정보를 수신하거나 또는 획득하며 또한 그것이 그에 따라 하나 이상의 로드 블록들을 연결해제하게 하도록 프로세서를 구성하는 지시들을 추가로 포함할 수 있다. 시스템은 마이크로제어기 또는 SoC, 또는 FPGA, 애플리케이션-특정 집적 회로(ASIC), 또는 임의의 다른 유사한 디바이스일 수 있다.
게다가, 로드 또는 로드 블록의 어떤 부분이 연결 해제되는지에 대한 정보가 (일시적으로) 저장될 수 있으며, 이러한 정보는 제어기 또는 다른 디바이스로 제공될 수 있다.
관련된 또는 각각의 블록에 의해 인출된 전류를 감소시키기 위한 방식은 활성 또는 정상 또는 비-저-전력 모드 동작 동안 제공된 전압보다 낮은 조절기 후 전압을 제공하는 것에 의한다.
블록 구성요소들 상에서 이러한 낮아진 전압의 효과는 블록의 전류의 양이 보다 높은 전압을 가진 활성 동작에 있을 때보다 낮을 것이라는 것이다. 낮아진 전류의 비 또는 비율은 정상적으로 당겨진 전류의 퍼센티지로서 설명될 수 있다.
몇몇 실시예들에서, M2의 소스로의 입력은 M3로부터의 출력 전류(즉, 스케일링된 전류)의 부분일 수 있는 피드백 신호이다. 복사 디바이스에서 스케일링된 전류를 사용하는 것은 유리하게는 회로의 전력 소비를 감소시킨다. M2의 소스에서 전압은 Vsupply - 전압 강하(M3 VDS 전압)로서 정의되거나 또는 근사될 수 있고 고정된다. M3은 그 후 전압 강하 트랜지스터(M3)의 게이트(x)에 대한 입력을 생성한다.
몇몇 실시예들에 따르면, 필요하다면, 트랜지스터 벌크 및 소스가 연결된다. PMOS 디바이스들의 경우에, 이것은 n-웰이 간단히 소스에 묶일 수 있으므로 하기에 용이하다. 이것은, 이처럼 n-웰들을 묶는 것이 다수의 n-웰 섬들을 생성하며 보드 레이아웃에서 충족될 특정한 간격 요건들이 있을 수 있으므로, 보드 면적을 절약하기 위해 필요하지 않은 경우 행하지 않는다.
몇몇 실시예들에서, M3 및 M6 트랜지스터들은 선형 영역에서 동작한다. 복사 디바이스에서 정확한 전류 미러링을 위해, 디바이스들은 보통 포화 영역에서 잘 바이어싱되어야 할 것이지만, 우리는 전압 강하가 크게 유지되어야 하므로 여기에서 그것을 할 수 없다. 이들 두 개의 디바이스들의 VGS 및 VDS 전압들 양쪽 모두가 잘 매칭됨을 보장하므로, 우리는 그것들이 포화 상태에 있지 않을지라도 전류를 정확하게 미러링할 수 있다.
유리하게는, 본 개시에 따른 모든 회로들은 표준 상보적 금속-산화물 반도체(CMOS) 프로세스들을 사용하여 제조될 수 있다.
회로들의 PMOS 트랜지스터 구현들에서, PMOS 트랜지스터들은 모두가 소스-연결되어야 하며(즉, 전원 공급 네트워크에 연결되어야 하며), 반대를 위한 특정 이유는 없다.
몇몇 실시예들에서, PMOS 트랜지스터들은 약반전 영역에서 동작하기 위해 바이어스 전류에 의해 바이어싱된다(또는 바이어싱되도록 구성된다). 이것은 유리하게는 감소된 전력 요구들을 야기한다.
몇몇 실시예들에서, 두 개의 바이패스 스위치들, 즉 전체 전류 센서 및 전류 제한기 기법을 위한 제 1 바이패스 스위치, 및 독점적으로, 전류 제한기 회로를 위한 제 2, 별개의 바이패스 스위치가 제공된다. 이러한 방식으로, 전압에 따른 개개의 SRAM 블록의 전류 누설 변화가 유리하게는 모니터링될 수 있다.
몇몇 실시예들에서, 회로들은 대안적인 반도체 기술을 사용하여 구현된다. 예를 들면, 몇몇 실시예들에서, 전류 센서 및 전류 제한기 회로들은 N-형 금속-산화물 반도체(NMOS) 트랜지스터들을 갖고 구현된다. 이러한 실시예들에서, 트랜지스터는 공급 네트워크와 대조적으로 접지 네트워크에 연결되어야 한다. 더욱이, 치수화 고려사항들이 전압 강하 및 전류 제한의 유사한 레벨들을 달성하기 위해 고려되어야 한다.
여기에서 개시된 모든 회로들은 본 개시의 범위로부터 벗어나지 않고, 대표적인 실시예들의 반도체 기술과 상이한 반도체 기술을 사용하여 구현될 수 있다. 이러한 반도체 기술은, 이에 제한되지 않지만, 양극성-접합 트랜지스터(BJT) 및 전계-효과 트랜지스터들(FET)을 포함할 수 있다.
본 개시의 추가 실시예에 따르면, 비-일시적 컴퓨터-판독 가능한 미디어가 제공되며, 실행될 때 여기에서 개시된 방법들 중 하나 이상을 실행하는 지시들을 포함한다.
몇몇 실시예들에서, 컴퓨터-판독 가능한 미디어는 프로세서 또는 디바이스가 (특정한) 메모리 블록 또는 메모리 블록들의 그룹이 고장나거나 또는 데이터가 손실되었다는 경보 신호를 방출하게 하는 지시들을 추가로 포함할 수 있다. 고장은 전원 공급 장치로부터의 로드의 의도적인 연결 해제에 기이할 수 있다. 경보는 실패한 특정 블록 또는 블록들의 그룹을 식별하는 정보를 포함할 수 있다. 이것은 유리하게는 시스템이 데이터의 가능한 손실을 감안하도록 허용한다. 부가적으로, 특정 고장난 메모리 블록 또는 메모리 블록들의 그룹이 식별될 수 있으며, 따라서 시스템은 유리하게는 이러한 식별에 기초하여 임의의 적절한 동작을 취할 수 있다. 이러한 방식으로, 시스템 기능이 개선된다.
변화들 및 구현들
본 개시는 여기에서 설명된 다양한 방법들을 수행할 수 있는 장치를 포함한다. 이러한 장치들은 도면들에 의해 예시되고 여기에서 설명된 회로를 포함할 수 있다. 다양한 장치들의 부분들은 여기에서 설명된 기능들을 수행하기 위해 전자 회로를 포함할 수 있다. 몇몇 경우들에서, 장치의 하나 이상의 부분들은 여기에서 설명된 기능들(예로서, 제어-관련 기능들, 타이밍-관련 기능들)을 실행하기 위해 특별하게 구성된 프로세서에 의해 제공될 수 있다. 프로세서는 하나 이상의 애플리케이션-특정 구성요소들을 포함할 수 있거나, 또는 여기에서 설명된 기능들을 실행하도록 구성되는 프로그램 가능한 로직 게이트들을 포함할 수 있다. 몇몇 인스턴스들에서, 프로세서는 하나 이상의 비-일시적 컴퓨터 미디어 상에 저장된 하나 이상의 지시들을 실행함으로써 여기에서 설명되 기능들을 실행하도록 구성될 수 있다.
또 다른 예시적인 실시예에서, 도면들의 구성요소들은 독립형 모듈(예로서, 특정한 애플리케이션 또는 기능을 수행하도록 구성된 회로 및 연관된 구성요소들을 가진 디바이스)로서 구현되거나 또는 전자 디바이스들의 애플리케이션-특정 하드웨어로의 플러그-인 모듈들로서 구현될 수 있다. 본 개시의 특정한 애플리케이션들은 부분적으로 또는 전체적으로, 시스템 온-칩(SoC) 패키지에 쉽게 포함될 수 있다는 것을 주의하자. SoC는 컴퓨터 또는 다른 전자 시스템의 구성요소들을 단일 칩으로 통합하는 집적 회로(IC)를 나타낸다. 그것은 디지털, 아날로그, 믹싱-신호, 및 종종 라디오 주파수 기능들을 포함할 수 있으며: 모두는 단일 칩 기판상에 제공될 수 있다. 다른 실시예들은, 복수의 별개의 IC들이 단일 전자 패키지 내에 위치되고 전자 패키지를 통해 서로 밀접하게 상호 작용하도록 구성되는, 다중-칩-모듈(MCM)을 포함할 수 있다. 다양한 다른 실시예들에서, 에러 교정 기능들이 ASIC들, FPGA들, 및 다른 반도체 칩들에서 하나 이상의 실리콘 코어들에 구현될 수 있다.
여기에서 개괄된 규격들, 치수들, 및 관계들 모두(예로서, 프로세서들, 논리 연산들 등의 수)는 단지 예 및 교시의 목적들을 위해서만 제공된다는 것을 주의하는 것이 또한 긴요하다. 이러한 정보는 본 개시의 사상, 또는 첨부된 청구항들(만약에 있다면) 또는 여기에서 설명된 예들의 범위에서 벗어나지 않고 상당히 변경될 수 있다. 명세서들은 단지 하나의 비-제한적인 예에 적용하며, 따라서 그것들은 이와 같이 해석되어야 한다. 앞서 말한 설명에서, 예시적인 실시예들은 특정한 프로세서 및/또는 구성요소 배열들을 참조하여 설명되었다. 다양한 수정들 및 변화들은 첨부된 청구항들(만약에 있다면) 또는 여기에서 설명된 예들의 범위에서 벗어나지 않고 이러한 실시예들에 대해 이루어질 수 있다. 설명 및 도면들은, 따라서 제한적 의미보다는 예시적인 것으로 간주될 것이다.
여기에서 제공된 다수의 예들을 갖고, 상호 작용이 2, 3, 4개 이상의 전기적 구성요소들에 대하여 설명될 수 있다는 것을 주의하자. 그러나, 이것은 단지 명료함 및 예의 목적들을 위해 행해졌다. 시스템은 임의의 적절한 방식으로 통합될 수 있다는 것이 이해되어야 한다. 유사한 설계 대안들에 따라, 도면들의 예시된 구성요소들, 모듈들, 블록들, 및 요소들 중 임의의 것은 다양한 가능한 구성들로 조합될 수 있으며, 그 모두는 명백히 본 명세서의 넓은 범위 내에 있다. 특정한 경우들에서, 제한된 수의 전기적 요소들만을 참조함으로써 주어진 세트의 흐름들의 기능들 중 하나 이상을 설명하는 것이 더 용이할 수 있다. 도면들 및 그것의 교시들의 전기 회로들은 쉽게 확장 가능하며 다수의 구성요소들, 뿐만 아니라 보다 복잡하고/정교한 배열들 및 구성들을 수용할 수 있다는 것이 이해되어야 한다. 따라서, 무수한 다른 아키텍처들에 잠재적으로 적용된 바와 같이 제공된 예들은 범위를 제한하거나 또는 전기 회로들의 넓은 교시들을 억제하지 않아야 한다.
본 명세서에서, "일 실시예", "예시적인 실시예", "실시예, "또 다른 실시예", "몇몇 실시예들", "다야한 실시예들, "다른 실시예들", "대안적인 실시예" 등에 포함된 다양한 특징들(요소들, 구조들, 모듈들, 구성요소들, 단계들, 동작들, 특성들 등)에 대한 참조들은 임의의 이러한 특징들이 본 개시의 하나 이상의 실시예들에 포함됨을 의미하도록 의도되지만, 동일한 실시예들에서 조합될 수 있거나 또는 반드시 조합되는 것은 아니라는 것을 주의하자. 여기에서 설명된 기능들은 단지 도면들에 예시된 시스템들/회로들에 의해, 또는 그것 내에서 실행될 수 있는 가능한 기능들 중 일부만을 예시한다는 것을 주의하는 것이 또한 중요하다. 이들 동작들 중 일부는 적절한 경우 삭제되거나 또는 제거될 수 있거나, 또는 이들 동작들은 본 개시의 범위로부터 벗어나지 않고 상당히 수정되거나 또는 변경될 수 있다. 또한, 이들 동작들의 타이밍은 상당히 변경될 수 있다. 앞서 말한 동작 흐름들은 예 및 논의의 목적들로 제공되었다. 상당한 유연성이 임의의 적절한 배열들, 연대순들, 구성들, 및 타이밍 메커니즘들이 본 개시의 교시들로부터 벗어나지 않고 제공될 수 있다는 점에서 여기에서 설명된 실시예들에 의해 제공된다. 다수의 다른 변화들, 대체들, 변화들, 변경들, 및 수정들이 이 기술분야의 숙련자에게 확인될 수 있으며 본 개시가 첨부된 청구항들의 범위(만약에 있다면) 또는 여기에서 설명된 예들의 범위 내에 속하는 것으로서 모든 이러한 변화들, 대체들, 변형들, 변경들, 및 수정들을 포함한다는 것이 의도된다. 상기 설명된 장치의 모든 선택적 특징들은 또한 여기에서 설명된 방법 또는 프로세스에 대하여 구현될 수 있으며 예들에서의 세부사항들은 하나 이상의 실시예들에서 어디든 사용될 수 있다는 것을 주의하자.
Claims (20)
- 전원 공급 장치로부터 로드에 의해 인출된 전류를 감소시키기 위한 회로로서, 상기 회로는 전류 센서를 포함하는, 상기 회로에 있어서,
상기 전류 센서는:
전원 공급 장치와 로드 사이에서 크기(Vdrop)를 가진 제어된 전압 강하를 제공하며 감지된 전류 출력을 제공하기 위한 전압 강하 요소; 및
상기 전압 강하 요소의 출력 단자 및 입력 단자 사이에 연결된 피드백 요소를 포함하며,
상기 피드백 요소는 상기 전압 강하 요소의 상기 입력 단자로 구동 전압을 제공하도록 구성되는, 회로. - 청구항 1에 있어서,
전류 제한기를 더 포함하며, 상기 전류 제한기는:
로드에 전원 공급 장치를 연결하고 연결 해제하기 위한 로드 스위치;
기준 전류를 제공하기 위한 기준 전류 소스;
상기 기준 전류에 상기 감지된 전류 출력을 비교하며 그에 의해 비교 출력 신호를 제공하기 위한 전류 비교 요소; 및
상기 로드에 의해 인출된 전류의 스케일링된 복사 신호를 제공하도록 구성된 전류 복사 디바이스를 포함하며,
상기 로드 스위치는 상기 감지된 전류 출력이 상기 기준 전류를 초과하면 상기 로드로부터 상기 전원 공급 장치를 연결 해제하도록 상기 전류 비교 요소의 상기 비교 출력 신호에 의해 제어되는, 회로. - 청구항 2에 있어서,
상기 전압 강하 요소는 상기 감지된 전류 출력이 M3의 드레인 단자에서 제공되도록 병렬로 연결된 하나 이상의 P-형 금속-산화물-반도체(PMOS) 트랜지스터들(M3)을 포함하며;
상기 피드백 요소는 적어도 하나의 제 1 PMOS 트랜지스터(M1) 및 적어도 하나의 제 2 PMOS 트랜지스터(M2)를 포함하고;
상기 M1의 소스 단자는 상기 M3의 드레인 단자에 연결되고;
상기 M1의 게이트 단자는 M2의 게이트 단자에 연결되고, 상기 M2의 드레인 단자는 상기 M3의 게이트 단자에 연결되고, 상기 M1의 게이트 단자는 상기 M1의 드레인 단자에 연결되며;
상기 M3의 게이트 전압은 M1 및 M2 사이에서의 크기 비에 의해 적어도 부분적으로 결정되는, 회로. - 청구항 3에 있어서,
상기 전류 복사 디바이스는:
게이트 단자가 상기 M3의 게이트 단자에 연결되며 M4의 드레인 단자가 기준 전류 소스에 연결되는 PMOS 트랜지스터(M4), 및 PMOS 트랜지스터들(M1' 및 M2')의 쌍을 포함하고;
상기 로드 스위치는 PMOS 트랜지스터(M6)를 포함하고;
상기 M1'의 게이트 단자는 상기 M2'의 게이트 단자 및 상기 M2'의 드레인 단자에 연결되고, 상기 M2'의 게이트 단자 및 상기 M1'의 드레인 단자는 바이어스 전류 소스에 연결되고, 상기 M2'의 게이트 단자는 상기 M2'의 드레인 단자에 연결되며, 상기 M2'의 소스 단자는 상기 M4의 드레인 단자에 연결되고;
상기 전류 비교 요소는 PMOS 트랜지스터(M5)를 포함하며, 상기 M5의 게이트 단자는 상기 기준 전류 소스에 연결되며 상기 M5의 소스 단자는 그것에 연결되고;
상기 M5의 소스 단자는 상기 M2'의 소스 단자에 연결되고;
상기 M1'의 드레인 단자는 상기 M5의 게이트 단자에 연결되고;
상기 M5의 드레인 단자는 상기 M6의 게이트 단자에 연결되는, 회로. - 청구항 4에 있어서,
정전용량(C)을 가진 적어도 하나의 커패시터는 상기 M3의 드레인 및 게이트 단자들 사이에서 연결되는, 회로. - 시스템에 있어서,
전원 공급 장치;
로드; 및
상기 전원 공급 장치로부터 상기 로드에 의해 인출된 전류를 감소시키기 위해 상기 전원 공급 장치 및 상기 로드 사이에 연결된 회로로서, 상기 회로는 전류 센서를 포함하며, 상기 전류 센서는:
상기 전원 공급 장치와 상기 로드 사이에서 크기(Vdrop)를 가진 제어된 전압 강하를 제공하며 감지된 전류 출력을 제공하기 위한 전압 강하 요소; 및
상기 로드에 의해 인출된 전류에 기초하여 상기 전압 강하 요소의 입력 단자에 구동 전압을 제공하기 위한 피드백 요소를 포함한, 상기 회로를 포함하는, 시스템. - 청구항 6에 있어서,
상기 시스템은 전류 제한기를 더 포함하며, 상기 전류 제한기는:
로드로 전원 공급 장치를 연결하며 연결해제하기 위한 로드 스위치;
기준 전류를 제공하기 위한 기준 전류 소스;
상기 기준 전류에 상기 감지된 전류 출력을 비교하고 그에 의해 비교 출력 신호를 제공하기 위한 전류 비교 요소; 및
상기 로드에 의해 인출된 전류의 스케일링된 복사 신호를 제공하도록 구성된 전류 복사 디바이스를 포함하며,
상기 로드 스위치는 상기 감지된 전류 출력이 상기 기준 전류를 초과한다면 상기 전원 공급 장치를 연결 해제하도록 상기 전류 비교 요소의 상기 비교 출력 신호에 의해 제어되는, 시스템. - 청구항 7에 있어서,
상기 전압 강하 요소는 상기 감지된 전류 출력이 M3의 드레인 단자에서 제공되도록 병렬로 연결된 하나 이상의 PMOS 트랜지스터들(M3)을 포함하며;
상기 피드백 요소는 적어도 하나의 제 1 PMOS 트랜지스터(M1) 및 적어도 하나의 제 2 PMOS 트랜지스터(M2)를 포함하고;
상기 M1의 소스 단자는 상기 M3의 드레인 단자에 연결되고;
상기 M1의 게이트 단자는 상기 M2의 게이트 단자에 연결되고, 상기 M2의 드레인 단자는 상기 M3의 게이트 단자에 연결되며, 상기 M1의 게이트 단자는 상기 M1의 드레인 단자에 연결되고;
상기 M3의 게이트 전압은 M1 및 M2 사이에서의 크기 비에 의해 적어도 부분적으로 결정되는, 시스템. - 청구항 8에 있어서,
상기 전류 복사 디바이스는:
게이트 단자가 상기 M3의 게이트 단자에 연결되며 M4의 드레인 단자가 기준 전류 소스에 연결되는 PMOS 트랜지스터(M4), 및 PMOS 트랜지스터들(M1' 및 M2')의 쌍을 포함하고;
상기 로드 스위치는 PMOS 트랜지스터(M6)를 포함하고;
상기 M1'의 게이트 단자는 상기 M2'의 게이트 단자 및 상기 M2'의 드레인 단자에 연결되고, 상기 M2'의 게이트 단자 및 상기 M1'의 드레인 단자는 바이어스 전류 소스에 연결되고, 상기 M2'의 게이트 단자는 상기 M2'의 드레인 단자에 연결되며, 상기 M2'의 소스 단자는 상기 M4의 드레인 단자에 연결되고;
상기 전류 비교 요소는 PMOS 트랜지스터(M5)를 포함하며, 상기 M5의 게이트 단자는 상기 기준 전류 소스에 연결되며 상기 M5의 소스 단자가 그것에 연결되고;
상기 M5의 소스 단자는 상기 M2'의 소스 단자에 연결되고;
상기 M1'의 드레인 단자는 상기 M5의 게이트 단자에 연결되고;
상기 M5의 드레인 단자는 상기 M6의 게이트 단자에 연결되는, 시스템. - 청구항 9에 있어서,
M1 내지 M6은 소스-연결되며;
상기 M1, M2, M1' 및 M2'의 드레인 단자들은 각각 바이어스 전류 소스에 연결되고;
상기 기준 전류 소스 및 상기 바이어스 전류 소스는 전기 접지 기준에 연결되며;
상기 로드 및 상기 M6의 소스 단자에 연결된 상기 M6의 드레인 단자는 상기 M3의 드레인 단자에 연결되는, 시스템. - 청구항 10에 있어서,
상기 시스템은:
상기 전원 공급 장치 및 상기 로드 사이에 연결된 바이패스 스위치를 더 포함하며, 상기 바이패스 스위치는 상기 전류 센서 및 전류 제한기가 단지 저-전력 모드, 초-저-전력 모드, 동면 모드, 수면 모드, 깊은-수면 모드, 유후 모드, 전력-절감 모드, 또는 대기 모드 중 적어도 하나 동안 상기 전원 공급 장치 및 상기 로드 사이에서 활발해 연결되도록 구성되는, 시스템. - 청구항 11에 있어서,
상기 바이어스 전류 소스는 M1, M2, M1' 및 M2'에서 약반전 동작을 유도하도록 구성되는, 시스템. - 청구항 12에 있어서,
상기 로드는 하나 이상의 메모리 블록들 또는 하나 이상의 메모리 블록 그룹들을 포함하며, 각각의 메모리 블록 또는 각각의 메모리 블록 그룹은 상기 전류 제한기에 개별적으로 연결되고, 상기 로드 스위치는 상기 감지된 전류 출력이 상기 기준 전류를 초과한다면 메모리 블록 또는 메모리 블록 그룹을 연결 해제하도록 구성되는, 시스템. - 청구항 8에 있어서,
정전용량(C)을 가진 적어도 하나의 커패시터는 상기 M3의 드레인 및 게이트 단자들 사이에서 연결되는, 시스템. - 청구항 7에 있어서,
상기 기준 전류 소스는 절대 온도에 비례하는(PTAT) 전류 소스인, 시스템. - 청구항 7에 있어서,
상기 전원 공급 장치는 온-칩 전력 조절기인, 시스템. - 청구항 7에 있어서,
상기 시스템은 마이크로제어기, 필드-프로그램 가능한 게이트 어레이(FPGA), 시스템-온-칩(SoC), 애플리케이션-특정 집적 회로(ASIC), 또는 내장 시스템 중 임의의 하나인, 시스템. - 청구항 8에 있어서,
M3은 80 내지 80 밀리볼트 사이에서의 크기를 가진 전압 강하를 제공하도록 구성되는, 시스템. - 시스템에서 전원 공급 장치에 의해 하나 이상의 로드 블록들로 공급된 전력을 제어하기 위한 방법에 있어서,
상기 시스템의 저-전력 동작 모드 동안 하나 이상의 로드 블록들에 이용 가능한 전력을 감소시키는 단계; 및
상기 시스템의 저-전력 동작 모드 동안 상기 로드 블록에 의해 인출된 전류 또는 추정 전류가 전류 임계치를 초과하면 상기 전원 공급 장치로부터 로드 블록을 연결 해제하는 단계를 포함하는, 전력을 제어하기 위한 방법. - 청구항 19에 있어서,
상기 이용 가능한 전력을 감소시키는 단계는:
상기 시스템의 상기 저-전력 동작 모드 동안:
상기 시스템에서 하나 이상의 로드 블록들로 전원 공급 장치에 의해 제공된 상기 전력을 감소시키도록 구성된 전압 강하 디바이스, 및
상기 시스템에서 상기 전원 공급 장치로부터 상기 하나 이상의 로드 블록들에 의해 인출된 전류를 제한하도록 구성된 전류 제한 디바이스 중 적어도 하나를 활성화시키는 단계를 포함하는, 전력을 제어하기 위한 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/969,204 | 2018-05-02 | ||
| US15/969,204 US10509426B2 (en) | 2018-05-02 | 2018-05-02 | Methods and circuits for controlling and/or reducing current leakage during a low-power or inactive mode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20190126711A true KR20190126711A (ko) | 2019-11-12 |
Family
ID=66529743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190047972A KR20190126711A (ko) | 2018-05-02 | 2019-04-24 | 저-전력 또는 비활동 모드 동안 전류 누설을 제어하고 및/또는 감소시키기 위한 방법들 및 회로들 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10509426B2 (ko) |
| EP (1) | EP3565120B1 (ko) |
| JP (1) | JP6873185B2 (ko) |
| KR (1) | KR20190126711A (ko) |
| CN (1) | CN110442227B (ko) |
| TW (1) | TWI704449B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11347253B2 (en) | 2019-11-18 | 2022-05-31 | Samsung Electronics Co., Ltd. | Electronic device to perform power management and operating method thereof |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6930794B2 (ja) | 2019-11-13 | 2021-09-01 | Ｎｅｃプラットフォームズ株式会社 | 冷却システム、電子機器 |
| CN111240459B (zh) * | 2020-01-08 | 2021-05-28 | 珠海全志科技股份有限公司 | 片上系统功耗管理方法、计算机装置及计算机可读存储介质 |
| CN111739568B (zh) * | 2020-05-28 | 2022-02-11 | 东南大学 | 一种自适应工艺电压温度降低静态存储器sram漏电流的系统 |
| CN112366672A (zh) * | 2020-12-02 | 2021-02-12 | 中国科学院上海高等研究院 | 一种自供电物联网芯片过压保护电路 |
| US11762408B1 (en) | 2022-04-06 | 2023-09-19 | Samsung Electronics Co., Ltd. | Methods and systems for selecting voltage for a substrate connection of a bypass switch |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352973A (en) | 1993-01-13 | 1994-10-04 | Analog Devices, Inc. | Temperature compensation bandgap voltage reference and method |
| JPH09134591A (ja) | 1995-11-07 | 1997-05-20 | Oki Micro Design Miyazaki:Kk | 半導体メモリ装置 |
| US5847554A (en) * | 1997-06-13 | 1998-12-08 | Linear Technology Corporation | Synchronous switching regulator which employs switch voltage-drop for current sensing |
| JP2002083494A (ja) * | 2000-06-28 | 2002-03-22 | Toshiba Corp | 半導体集積回路 |
| CN1938924B (zh) * | 2004-04-13 | 2010-04-28 | 崇贸科技股份有限公司 | 具有用于节省功率和减少噪声的调制器的pwm控制器 |
| TWI231093B (en) | 2004-05-14 | 2005-04-11 | Quanta Comp Inc | One-way conduction device |
| US7543163B2 (en) * | 2005-01-05 | 2009-06-02 | Exar Corporation | Low power method of monitoring and of responsively initiating higher powered intelligent response to detected change of condition |
| US7542329B2 (en) * | 2006-07-19 | 2009-06-02 | International Business Machines Corporation | Virtual power rails for integrated circuits |
| DE102007002150A1 (de) | 2007-01-15 | 2008-07-31 | Infineon Technologies Ag | Konzept zur Reduktion von Leckströmen von integrierten Schaltungen mit wenigstens einem Transistor |
| BRPI0818654A2 (pt) * | 2007-10-09 | 2015-04-07 | Imthera Medical Inc | Aparelho, sistema e método para estimulação seletiva |
| US8773086B1 (en) * | 2007-12-07 | 2014-07-08 | Marvell International Ltd. | Circuits and methods for dynamic voltage management |
| US7683693B2 (en) | 2008-04-10 | 2010-03-23 | Fairchild Semiconductor Corporation | Hot swap controller with zero loaded charge pump |
| JP2012083850A (ja) * | 2010-10-07 | 2012-04-26 | On Semiconductor Trading Ltd | 定電圧電源回路 |
| US9906018B2 (en) * | 2011-01-20 | 2018-02-27 | Triune Systems, LLC | Electrical line status monitoring system |
| US20130293986A1 (en) | 2012-05-07 | 2013-11-07 | Tower Semiconductor Ltd. | Current Limit Circuit Architecture For Low Drop-Out Voltage Regulators |
| CN103970079B (zh) * | 2013-01-30 | 2016-12-28 | 华为技术有限公司 | 供电系统、电子设备以及电子设备的电力分配方法 |
| CN103618450A (zh) * | 2013-11-27 | 2014-03-05 | 苏州贝克微电子有限公司 | 一种双模式直流-直流功率转换的系统 |
| US9319045B1 (en) * | 2014-12-29 | 2016-04-19 | Texas Instruments Incorporated | Method and apparatus for reducing gate leakage of low threshold transistors during low power mode in a multi-power-domain chip |
| DE102015001705B3 (de) | 2015-02-13 | 2016-06-23 | Dialog Semiconductor (Uk) Limited | Stromgesteuerte aktive Diode |
| US10283970B2 (en) * | 2016-07-11 | 2019-05-07 | Analog Devices, Inc. | Dynamic exchange of electrical current control devices in a load current controller |
| CN106160419B (zh) * | 2016-08-23 | 2018-09-14 | 黄继颇 | 低压差稳压电源电路结构 |
| US10014851B2 (en) * | 2016-11-02 | 2018-07-03 | Texas Instruments Incorporated | Current sensing and control for a transistor power switch |
| US10008933B1 (en) * | 2016-12-16 | 2018-06-26 | Stmicroelectronics Asia Pacific Pte Ltd | Frequency detection to perform dynamic peak current control |
| US10079584B1 (en) * | 2017-03-14 | 2018-09-18 | Futurewei Technologies, Inc. | Closed-loop automatic gain control in linear burst-mode transimpedance amplifier |
| US10295576B2 (en) * | 2017-07-26 | 2019-05-21 | Akustica, Inc. | Ratiometric biasing for high impedance capacitive sensing |
| US10034336B1 (en) * | 2017-09-22 | 2018-07-24 | Dialog Semiconductor (Uk) Limited | Controlling output voltage to achieve ultra-low standby power in dim-to-off LED applications |
-
2018
- 2018-05-02 US US15/969,204 patent/US10509426B2/en active Active
-
2019
- 2019-04-23 EP EP19170463.4A patent/EP3565120B1/en active Active
- 2019-04-24 KR KR1020190047972A patent/KR20190126711A/ko not_active Application Discontinuation
- 2019-04-25 TW TW108114460A patent/TWI704449B/zh active
- 2019-04-26 JP JP2019085568A patent/JP6873185B2/ja active Active
- 2019-04-30 CN CN201910358005.4A patent/CN110442227B/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11347253B2 (en) | 2019-11-18 | 2022-05-31 | Samsung Electronics Co., Ltd. | Electronic device to perform power management and operating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202004410A (zh) | 2020-01-16 |
| US10509426B2 (en) | 2019-12-17 |
| CN110442227A (zh) | 2019-11-12 |
| JP2019205338A (ja) | 2019-11-28 |
| US20190339727A1 (en) | 2019-11-07 |
| EP3565120A1 (en) | 2019-11-06 |
| CN110442227B (zh) | 2023-10-20 |
| EP3565120B1 (en) | 2022-09-21 |
| TWI704449B (zh) | 2020-09-11 |
| JP6873185B2 (ja) | 2021-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20190126711A (ko) | 저-전력 또는 비활동 모드 동안 전류 누설을 제어하고 및/또는 감소시키기 위한 방법들 및 회로들 | |
| JP6118599B2 (ja) | パワーオンリセット回路、電源回路および電源システム | |
| JP4820571B2 (ja) | 半導体装置 | |
| KR940002863B1 (ko) | 집적 회로내에 내장된 스텝-다운 회로 | |
| JP2004133800A (ja) | 半導体集積回路装置 | |
| US7882376B2 (en) | Power control for a core circuit area of a semiconductor integrated circuit device | |
| JP2013535864A (ja) | 静電放電回路 | |
| US20080054872A1 (en) | Integrated circuit device | |
| US8975776B2 (en) | Fast start-up voltage regulator | |
| JP2002373942A (ja) | 半導体集積回路 | |
| US9389674B2 (en) | Predictively turning off a charge pump supplying voltage for overdriving gates of the power switch header in a microprocessor with power gating | |
| US20120229183A1 (en) | Power-on reset circuit and electronic device having the same | |
| US20120001606A1 (en) | Voltage regulator circuit | |
| KR101450255B1 (ko) | 반도체 메모리 장치의 내부 전원 전압 발생 회로 | |
| TWI477958B (zh) | 用於管理計算系統中的功率之計算系統、設備、處理器及方法 | |
| US20180173259A1 (en) | Apparatus for Regulator with Improved Performance and Associated Methods | |
| Mansano et al. | Power management controller for automotive MCU applications in 90nm CMOS technology | |
| JP5145436B2 (ja) | 半導体装置 | |
| US11906995B2 (en) | Power supply circuit including first and second voltage regulators, corresponding device and method for controlling actuation of the voltage regulators in multiple operation modes | |
| US11409350B1 (en) | Automatic sleep circuit | |
| EP4187788A1 (en) | Biasing system for startup circuits in sleep and normal modes | |
| KR100533526B1 (ko) | 스타트 업 회로 | |
| CN104767369A (zh) | 感应暂态抗扰的电路设计 | |
| JP2006079301A (ja) | 電源回路 | |
| SUFFIX et al. | 14 channel configurable power management integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |