JP2013535864A - 静電放電回路 - Google Patents
静電放電回路 Download PDFInfo
- Publication number
- JP2013535864A JP2013535864A JP2013518642A JP2013518642A JP2013535864A JP 2013535864 A JP2013535864 A JP 2013535864A JP 2013518642 A JP2013518642 A JP 2013518642A JP 2013518642 A JP2013518642 A JP 2013518642A JP 2013535864 A JP2013535864 A JP 2013535864A
- Authority
- JP
- Japan
- Prior art keywords
- power
- voltage node
- esd
- global
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims abstract description 23
- 230000004913 activation Effects 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 13
- 230000003213 activating effect Effects 0.000 claims description 10
- 238000013461 design Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 25
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 230000005686 electrostatic field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
【選択図】図1
Description
ICおよびESD回路の実施形態:
方法のフロー:
コンピュータアクセス可能記憶媒体:
Claims (22)
- 集積回路であって、
第1のグローバル電圧ノードおよび第2のグローバル電圧ノードと、
それぞれが前記第1のグローバル電圧ノードに結合された2つ以上の電力ドメインとを備え、前記2つ以上の電力ドメインはそれぞれ、
ローカル電圧ノードと、
前記ローカル電圧ノードと前記第2のグローバル電圧ノードとの間に結合された第1のトランジスタと、
ESD(静電放電)回路であって、ESD事象の発生を検出するように構成され、また、前記ESD事象を検出することに応答して前記第1のトランジスタの起動をもたらすようにさらに構成されるESD回路とを含む、集積回路。 - 前記電力ドメインはそれぞれ、前記第1のグローバル電圧ノードとそのそれぞれのローカル電圧ノードとの間に結合された機能ユニットを含み、前記電力ドメインのそれぞれの前記ESD回路は、集積回路の電力制御ユニットから第1の指示を受信することに応答して前記第1のトランジスタを起動することによって、前記複数の電力ドメインのそれぞれの1つの電力ドメインの前記機能ユニットに電力を提供するようにさらに構成される請求項1に記載の集積回路。
- ESD事象がない状態で、前記第1のトランジスタは、前記電力制御ユニットから第2の指示を受信する前記ESD回路に応答して未活動状態になるように構成される請求項2に記載の集積回路。
- 記電力制御ユニットは、前記複数の電力ドメインのパワーオンおよびパワーオフを互いに独立して制御するようにさらに構成され、前記複数の電力ドメインの特定の電力ドメインをパワーオンすることは、前記複数の電力ドメインの前記特定の電力ドメインの前記ESD回路に前記第1の指示を提供することを含み、前記複数の電力ドメインの前記特定の電力ドメインから電力を取除くことは、前記複数の電力ドメインの前記特定の電力ドメインの前記ESD回路に前記第2の指示を提供することを含む請求項2に記載の集積回路。
- 前記ESD回路は、
前記第1のグローバル電圧ノードと前記第2のグローバル電圧ノードとの間に直列に結合された抵抗器およびキャパシタを有するRC(抵抗性−容量性)回路と、
前記抵抗器および前記キャパシタの接合部(junction)に結合された第1の入力を有する論理ゲートとを含む請求項2に記載の集積回路。 - 前記論理ゲートは、前記電力制御ユニットから前記第1の指示を受信するために結合された第2の入力をさらに含む請求項5に記載の集積回路。
- 前記第1のグローバル電圧ノードは電源ノードであり、前記第2のグローバル電圧ノードはリターンノードである請求項1に記載の集積回路。
- 前記第1のグローバル電圧ノードはリターンノードであり、前記第2のグローバル電圧ノードは電源ノードである請求項1に記載の集積回路。
- 前記複数の電力ドメインのそれぞれは、前記第1のグローバル電圧ノードと前記第1のグローバル電圧ノードのそれぞれのローカル電圧ノードとの間に結合された1つまたは複数の減結合キャパシタを含む請求項1に記載の集積回路。
- 前記複数の電力ドメインはそれぞれ、前記第1のグローバル電圧ノードとそのそれぞれのローカル電圧ノードとの間に結合された第2のトランジスタを含み、前記ESD回路は、前記ESD事象を検出することに応答して前記第2のトランジスタを起動するように構成される請求項9に記載の集積回路。
- 前記2つ以上の電力ドメインのそれぞれは、それぞれのローカル電圧ノードと前記第2のグローバル電圧ノードとの間に結合された2つ以上のトランジスタを含み、前記2つ以上のトランジスタのそれぞれは、そのそれぞれのESD回路に結合され、前記それぞれのESD回路は、前記ESD事象を検出することに応答して、または、電力制御ユニットから対応する指示を受信することに応答して、前記2つ以上のトランジスタを起動するように構成される請求項1に記載の集積回路。
- ESD(静電放電)回路がESD事象を検出することであって、前記ESD回路は、集積回路(IC)の複数の電力ドメインのうちの1つの電力ドメインに関連し、前記複数の電力ドメインはそれぞれ、複数のESD回路の対応する1つのESD回路に関連し、また、第1のグローバル電圧ノードと第2のグローバル電圧ノードとの間に結合される、ESD回路がESD事象を検出すること、および、
前記ESD事象を検出することに応答して、前記第2のグローバル電圧ノードと前記複数の電力ドメインの前記1つの電力ドメインのローカル電圧ノードとの間に放電経路を設けることを含む方法。 - 前記放電経路を前記設けることは、前記ESD回路が前記ローカル電圧ノードと前記第2のグローバル電圧ノードとの間に結合された1つまたは複数のトランジスタを起動することを含む請求項12に記載の方法。
- 電力制御ユニットから第1の指示を受信することに応答して、前記ESD回路が前記ローカル電圧ノードと前記第2のグローバル電圧ノードとの間に結合された前記1つまたは複数のトランジスタを起動することをさらに含む請求項13に記載の方法。
- 前記電力制御ユニットが前記複数の電力ドメインの特定の電力ドメインを互いに独立してパワーオンすることをさらに含み、また、前記複数の電力ドメインの前記特定の電力ドメインに第2の指示を提供することによって、前記電力制御ユニットが、独立して、前記複数の電力ドメインの特定の電力ドメインを互いに独立してパワーダウンすることをさらに含む請求項14に記載の方法。
- 前記1つまたは複数のトランジスタを起動することは、グローバル供給電圧ノードをローカル供給電圧ノードに結合することを含み、前記第2のグローバル電圧ノードは前記グローバル供給電圧ノードであり、前記第1のグローバル電圧ノードはリターン電圧ノードである請求項13に記載の方法。
- 前記1つまたは複数のトランジスタを起動することは、グローバルリターン電圧ノードをローカルリターン電圧ノードに結合することを含み、前記第2のグローバル電圧ノードは前記グローバルリターン電圧ノードであり、前記第1のグローバル電圧ノードは供給電圧ノードである請求項13に記載の方法。
- コンピュータシステム上で実行可能なプログラムによって作用されるデータ構造を記憶する一時的でないコンピュータ可読媒体であって、前記プログラムは、前記データ構造に作用して、前記データ構造によって記述される回路要素を含む集積回路を作製するプロセスの一部分を実施し、前記データ構造において記述される前記回路要素は、
第1のグローバル電圧ノードおよび第2のグローバル電圧ノードを含む集積回路(IC)と、
それぞれが前記第1のグローバル電圧ノードに結合された2つ以上の電力ドメインとを有し、前記2つ以上の電力ドメインはそれぞれ、
ローカル電圧ノードと、
前記ローカル電圧ノードと前記第2のグローバル電圧ノードとの間に結合された一個のトランジスタと、
ESD事象の発生を検出するように構成され、また、前記ESD事象を検出することに応答して前記トランジスタの起動をもたらすようにさらに構成される、ESD回路とを含む、コンピュータ可読媒体。 - 前記データ構造において記述される前記ESD回路は、前記集積回路の電力制御ユニットから第1の指示を受信することに応答して前記トランジスタを起動することによって、前記複数の電力ドメインのそれぞれの1つの電力ドメインの機能ユニットに電力を提供するようにさらに構成され、前記電力ドメインのそれぞれの前記機能ユニットは、前記第1のグローバル電圧ノードとそのそれぞれのローカル電圧ノードとの間に結合される請求項18に記載のコンピュータ可読媒体。
- 前記データ構造において記述される前記電力制御ユニットは、前記複数の電力ドメインのそれぞれを互いに独立にパワーオンするようにさらに構成され、前記複数の電力ドメインの特定の電力ドメインをパワーオンすることは、前記複数の電力ドメインの前記特定の電力ドメインの前記ESD回路に前記第1の指示を提供することを含み、前記複数の電力ドメインの前記特定の電力ドメインから電力を取除くことは、前記複数の電力ドメインの前記特定の電力ドメインの前記ESD回路に前記第2の指示を提供することを含む請求項19に記載のコンピュータ可読媒体。
- 前記データ構造において記述される前記ICの前記2つ以上の電力ドメインのそれぞれは、それぞれのローカル電圧ノードと前記第2のグローバル電圧ノードとの間に結合された2つ以上のトランジスタを含み、前記2つ以上のトランジスタはそれぞれ、そのそれぞれのESD回路に結合され、前記それぞれのESD回路は、前記ESD事象を検出することに応答して、または、電力制御ユニットから対応する指示を受信することに応答して、前記2つ以上のトランジスタを起動するように構成される請求項18に記載のコンピュータ可読媒体。
- 前記データ構造は、以下のタイプのデータ、すなわち、
HDL(高レベル設計言語)データ、
RTL(レジスタ転送レベル)データ、
グラフィックデータシステム(GDS)IIデータ
の1つまたは複数を含む請求項18に記載のコンピュータ可読媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/827,017 | 2010-06-30 | ||
US12/827,017 US8400743B2 (en) | 2010-06-30 | 2010-06-30 | Electrostatic discharge circuit |
PCT/US2011/042362 WO2012003214A1 (en) | 2010-06-30 | 2011-06-29 | Electrostatic discharge circuit |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013535864A true JP2013535864A (ja) | 2013-09-12 |
JP2013535864A5 JP2013535864A5 (ja) | 2014-08-14 |
JP5629376B2 JP5629376B2 (ja) | 2014-11-19 |
Family
ID=44583368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013518642A Active JP5629376B2 (ja) | 2010-06-30 | 2011-06-29 | 静電放電回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8400743B2 (ja) |
EP (1) | EP2589149B1 (ja) |
JP (1) | JP5629376B2 (ja) |
KR (1) | KR101753861B1 (ja) |
CN (1) | CN102959865B (ja) |
WO (1) | WO2012003214A1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8467261B2 (en) * | 2010-07-09 | 2013-06-18 | International Business Machines Corporation | Implementing smart switched decoupling capacitors to efficiently reduce power supply noise |
US8988839B2 (en) * | 2011-11-01 | 2015-03-24 | Qualcomm Incorporated | Block power switch with embedded electrostatic discharge (ESD) protection and adaptive body biasing |
WO2013076527A1 (en) * | 2011-11-22 | 2013-05-30 | Freescale Semiconductor, Inc. | Integrated circuit, integrated circuit package and method of providing protection against an electrostatic discharge event |
WO2013099321A1 (ja) | 2011-12-26 | 2013-07-04 | Nakanuma Tadashi | 熱電発電装置 |
US8804290B2 (en) * | 2012-01-17 | 2014-08-12 | Texas Instruments Incorporated | Electrostatic discharge protection circuit having buffer stage FET with thicker gate oxide than common-source FET |
US9679891B2 (en) * | 2014-03-20 | 2017-06-13 | Apple Inc. | Optimized ESD clamp circuitry |
US9871506B2 (en) * | 2014-04-16 | 2018-01-16 | Qualcomm Incorporated | Switchable decoupling capacitors |
US9488996B2 (en) | 2014-05-29 | 2016-11-08 | Qualcomm Incorporated | Bias techniques and circuit arrangements to reduce leakage current in a circuit |
US9438244B2 (en) * | 2014-10-28 | 2016-09-06 | Xilinx, Inc. | Circuits for and methods of controlling power within an integrated circuit |
US9705307B2 (en) | 2015-01-27 | 2017-07-11 | Qualcomm Incorporated | Self-sensing reverse current protection switch |
US10557881B2 (en) | 2015-03-27 | 2020-02-11 | Analog Devices Global | Electrical overstress reporting |
US9871373B2 (en) | 2015-03-27 | 2018-01-16 | Analog Devices Global | Electrical overstress recording and/or harvesting |
TWI739762B (zh) * | 2015-10-09 | 2021-09-21 | 美商羅門哈斯公司 | 中空聚合物組合物 |
KR101888911B1 (ko) * | 2015-12-02 | 2018-08-17 | 엘지디스플레이 주식회사 | 표시장치 및 그 표시장치로 전압을 공급하는 인쇄회로보드 |
US10338132B2 (en) | 2016-04-19 | 2019-07-02 | Analog Devices Global | Wear-out monitor device |
US10365322B2 (en) | 2016-04-19 | 2019-07-30 | Analog Devices Global | Wear-out monitor device |
CN105977938B (zh) * | 2016-06-17 | 2018-09-25 | 中国电子科技集团公司第二十四研究所 | 芯片esd保护电路 |
US10826290B2 (en) * | 2016-12-23 | 2020-11-03 | Nxp B.V. | Electrostatic discharge (ESD) protection for use with an internal floating ESD rail |
US11024525B2 (en) | 2017-06-12 | 2021-06-01 | Analog Devices International Unlimited Company | Diffusion temperature shock monitor |
CN109753134B (zh) * | 2018-12-24 | 2022-04-15 | 四川大学 | 一种基于全局解耦的gpu内部能耗控制系统及方法 |
US11251176B2 (en) | 2019-11-07 | 2022-02-15 | Nxp B.V. | Apparatus for suppressing parasitic leakage from I/O-pins to substrate in floating-rail ESD protection networks |
US11495535B2 (en) | 2020-12-17 | 2022-11-08 | Advanced Micro Devices, Inc. | Fuses to measure electrostatic discharge during die to substrate or package assembly |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08138381A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法および内部電圧発生回路 |
JP2002270774A (ja) * | 2001-03-12 | 2002-09-20 | Hitachi Ltd | 半導体装置 |
JP2006128696A (ja) * | 2004-10-29 | 2006-05-18 | Agere Systems Inc | 半導体装置の静電気放電保護 |
JP2007520889A (ja) * | 2004-02-07 | 2007-07-26 | サムスン エレクトロニクス カンパニー リミテッド | 静電気保護機能を有するバッファ回路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6947267B2 (en) * | 2001-01-03 | 2005-09-20 | Macronix International Co., Ltd. | RC controlled ESD circuits for mixed-voltage interface |
US6693780B2 (en) * | 2001-08-02 | 2004-02-17 | Koninklijke Philips Electronics N.V. | ESD protection devices for a differential pair of transistors |
JP3947044B2 (ja) | 2002-05-31 | 2007-07-18 | 富士通株式会社 | 入出力バッファ |
US6867957B1 (en) | 2002-10-09 | 2005-03-15 | Pericom Semiconductor Corp. | Stacked-NMOS-triggered SCR device for ESD-protection |
US7369815B2 (en) * | 2003-09-19 | 2008-05-06 | Qualcomm Incorporated | Power collapse for a wireless terminal |
JP4390515B2 (ja) * | 2003-09-30 | 2009-12-24 | Necエレクトロニクス株式会社 | 出力mosトランジスタの過電圧保護回路 |
JP2006311507A (ja) | 2005-03-28 | 2006-11-09 | Matsushita Electric Ind Co Ltd | 電源スイッチ回路 |
US7902654B2 (en) * | 2006-05-10 | 2011-03-08 | Qualcomm Incorporated | System and method of silicon switched power delivery using a package |
US7812582B2 (en) * | 2006-09-14 | 2010-10-12 | Qualcomm Incorporated | System and method of power distribution control of an integrated circuit |
JP5053579B2 (ja) * | 2006-06-28 | 2012-10-17 | 寛治 大塚 | 静電気放電保護回路 |
US7692907B2 (en) | 2006-09-11 | 2010-04-06 | Industrial Technology Research Institute | Circuit for electrostatic discharge (ESD) protection |
US7511550B2 (en) * | 2006-09-26 | 2009-03-31 | Agere Systems Inc. | Method and apparatus for improving reliability of an integrated circuit having multiple power domains |
JP5198785B2 (ja) * | 2007-03-30 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7809925B2 (en) * | 2007-12-07 | 2010-10-05 | International Business Machines Corporation | Processing unit incorporating vectorizable execution unit |
JP5326628B2 (ja) * | 2008-03-03 | 2013-10-30 | 富士通株式会社 | 電子回路装置 |
US8345394B2 (en) * | 2009-10-05 | 2013-01-01 | Analog Devices, Inc. | ESD protection circuit for a switching power converter |
-
2010
- 2010-06-30 US US12/827,017 patent/US8400743B2/en active Active
-
2011
- 2011-06-29 WO PCT/US2011/042362 patent/WO2012003214A1/en active Application Filing
- 2011-06-29 KR KR1020137001495A patent/KR101753861B1/ko active IP Right Grant
- 2011-06-29 JP JP2013518642A patent/JP5629376B2/ja active Active
- 2011-06-29 CN CN201180032659.XA patent/CN102959865B/zh active Active
- 2011-06-29 EP EP11741011.8A patent/EP2589149B1/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08138381A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法および内部電圧発生回路 |
JP2002270774A (ja) * | 2001-03-12 | 2002-09-20 | Hitachi Ltd | 半導体装置 |
JP2007520889A (ja) * | 2004-02-07 | 2007-07-26 | サムスン エレクトロニクス カンパニー リミテッド | 静電気保護機能を有するバッファ回路 |
JP2006128696A (ja) * | 2004-10-29 | 2006-05-18 | Agere Systems Inc | 半導体装置の静電気放電保護 |
Also Published As
Publication number | Publication date |
---|---|
WO2012003214A1 (en) | 2012-01-05 |
US20120002334A1 (en) | 2012-01-05 |
KR101753861B1 (ko) | 2017-07-04 |
JP5629376B2 (ja) | 2014-11-19 |
CN102959865A (zh) | 2013-03-06 |
KR20130028778A (ko) | 2013-03-19 |
EP2589149B1 (en) | 2018-10-17 |
US8400743B2 (en) | 2013-03-19 |
EP2589149A1 (en) | 2013-05-08 |
CN102959865B (zh) | 2016-08-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5629376B2 (ja) | 静電放電回路 | |
Kim et al. | A multi-mode power gating structure for low-voltage deep-submicron CMOS ICs | |
US8381163B2 (en) | Power-gated retention flops | |
US20120275236A1 (en) | Method and Apparatus for Power Domain Isolation during Power Down | |
US9589604B1 (en) | Single ended bitline current sense amplifier for SRAM applications | |
JP6873185B2 (ja) | 低電力または非アクティブモード中の電流漏れを制御および/または低減するための方法および回路 | |
TWM473593U (zh) | 用於減少對記憶體的寫入最小供應電壓之設備 | |
US9727680B2 (en) | Structure for reducing pre-charge voltage for static random-access memory arrays | |
CN107996018A (zh) | 使用跨导放大器的具有相单个输出电压误差反馈的多相降压转换器 | |
Usami et al. | Energy efficient write verify and retry scheme for MTJ based flip-flop and application | |
US11296599B1 (en) | Analog supply generation using low-voltage digital supply | |
US11909306B2 (en) | Transient compensation for power converter circuits | |
US7649385B2 (en) | Logic with state retentive sleep mode | |
US20160191041A1 (en) | Circuit and Method for Power-On Reset of an Integrated Circuit | |
US20150089250A1 (en) | Contention Prevention for Sequenced Power Up of Electronic Systems | |
US20150194418A1 (en) | Electrostatic discharge equalizer | |
US11848269B2 (en) | Techniques to create power connections from floating nets in standard cells | |
Singh et al. | Power-gating noise minimization by three-step wake-up partitioning | |
Asada | Low-power technology for image-processing LSIs | |
KR20220031089A (ko) | 크로스 도메인 전력 제어 회로 | |
US11493888B2 (en) | Delay circuit with multiple dependencies | |
US11675380B2 (en) | Voltage regulation using local feedback | |
KR102480543B1 (ko) | 전류 누설 검출을 이용한 홀드-업 커패시턴스 건강상태 측정 | |
US20170276705A1 (en) | Power detection circuit | |
US10177760B1 (en) | Circuit with impedance elements connected to sources and drains of pMOSFET headers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140630 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140630 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20140630 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20140718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140723 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140819 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140909 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141003 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5629376 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |