TW201833708A - 低壓差調節器電路 - Google Patents

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張延安
李嘉富
池育德
史毅駿
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台灣積體電路製造股份有限公司
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    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Abstract

本發明實施例係關於一種電壓調節電路，其包含：一電壓調節器，其經組態以基於一輸入電壓提供一穩定輸出電壓；及一控制電路，其耦合至該電壓調節器，且經組態以回應於在該控制電路之一輸入端處提供之一啟用訊號轉變為一預定狀態而提供一注入電流以維持該穩定輸出電壓，且在該控制電路偵測到該輸出電壓之一電壓位準高於一預定義電壓位準時停止提供該注入電流。

Description

低壓差調節器電路
本發明實施例係關於低壓差調節器電路。
歸因於多種電子組件(例如，電晶體、二極體、電阻器、電容器等)之整合密度之改良，半導體產業已經歷快速增長。一般而言，整合密度之此改良起因於縮減半導體製程節點(例如，朝向低於20 nm之節點縮減製程節點)。期望以減少的功率消耗增加效能與縮減尺寸相當。在此方面，通常使用一線性電壓調節器(例如，一低壓差(LDO)調節器)來提供一明確指定的(well-specified)且穩定的直流(DC)電壓。一般而言，一LDO調節器特徵為其之低壓差電壓，低壓差電壓指代各自輸入電壓與輸出電壓之間之一小的差。
本發明實施例係關於一種電壓調節電路，其包括：一電壓調節器，其經組態以基於一輸入電壓提供一穩定輸出電壓；及一控制電路，其耦合至該電壓調節器，且經組態以回應於在該控制電路之一輸入端處提供之一啟用訊號轉變為一預定狀態而提供一注入電流以維持該穩定輸出電壓，且在該控制電路偵測到該輸出電壓之一電壓位準高於一預定義電壓位準時停止提供該注入電流。 本發明實施例係關於一種電壓調節電路，其包括：一電壓調節器，其經組態以基於一輸入電壓提供一穩定輸出電壓；及一控制電路，其耦合至該電壓調節器，且經組態以回應於在該控制電路之一輸入端處提供之一啟用訊號轉變為一預定狀態而提供一注入電流以維持該穩定輸出電壓，其中該控制電路進一步包括：一感測器電路，其經組態以比較該輸出電壓之一電壓位準與一預定義電壓位準以提供一感測器輸出訊號；一延遲電路，其經組態以提供一延遲輸出訊號；一NAND邏輯閘，其耦合至該感測器電路及該延遲電路，且經組態以對該啟用訊號、該感測器輸出訊號及該延遲輸出訊號之一邏輯上反相之訊號執行一NAND邏輯函數，且基於該啟用訊號、該感測器輸出訊號及該延遲輸出訊號之該邏輯上反相之訊號之各自邏輯狀態之一組合而提供一注入控制訊號；及一p型金屬氧化物半導體(PMOS)電晶體，其由該注入控制訊號閘控，且經組態以基於該注入控制訊號之一邏輯狀態選擇性地提供該注入電流。 本發明實施例係關於一種用於控制一電壓調節器使其基於一輸入電壓提供一輸出電壓之方法，其包括：回應於一啟用訊號而將一注入電流提供至該電壓調節器；及當偵測到該輸出電壓之一電壓位準高於一預定義電壓位準時，選擇性地停止提供該注入電流。
以下揭露描述用於實施標的物之不同特徵之各種例示性實施例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性的。例如，將瞭解，當一元件被稱作「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至該另一元件，或可存在一或多個中介元件。 一般而言，一低壓差(LDO)調節器經組態以基於一輸入電壓(例如，一未調節輸入電壓)提供一明確指定的且穩定的直流(DC)輸出電壓(例如，一經調節輸出電壓)而具有一低壓差電壓。本文中使用之「壓差電壓」通常指代跨(LDO)調節器維持所調節之輸出電壓所需之一最小電壓。即使由一電源提供之輸入電壓降至非常接近輸出電壓的位準之一位準且未經調節，LDO調節器仍可產生經調節且穩定之輸出電壓。此一穩定特性使LDO調節器能夠於多種積體電路(IC)應用(例如，一記憶體裝置、一功率IC裝置等)中使用。當耦合至各種負載量時，使用一注入電路或一反衝器電路以進一步確保由LDO調節器提供之經調節輸出電壓保持儘可能穩定。此一注入電路通常耦合至提供LDO調節器的輸出電壓之LDO調節器之一輸出節點。當LDO調節器之負載自一輕負載量轉變為一重負載量時，可暫時性地將輸出電壓拉至一較低電壓位準。為補償此以維持穩定輸出電壓，啟動注入電路以將一實質上大的注入電流提供至LDO調節器之輸出節點且繼而提供至負載。然而，習知注入電路通常使用一預定義延遲來停止提供此一大注入電流。因而，可發生多種問題，諸如(舉例而言)存在輸出電壓之一非所要過衝，此繼而可引起對負載(例如，自LDO調節器接收輸出電壓之一裝置或電路)之損壞。 本揭露提供一LDO調節器電路之各種實施例。LDO調節器電路包含一LDO調節器及耦合至該LDO調節器之一LDO控制電路。在一些實施例中，LDO控制電路經組態以動態地監測LDO調節器之一負載且提供一對應回應以避免上文提及之問題，同時維持LDO調節器之穩定輸出電壓。更明確言之，在一些實施例中，LDO控制電路包含一注入電路，藉由比較即時監測之輸出電壓之一電壓位準與一參考電壓位準而選擇性地停用該注入電路。因而，所揭示之LDO控制電路之注入電路無法將一注入電流過度地提供至LDO調節器之一輸出節點，此有利地避免過衝問題。此外，此參考電壓位準可預定義為不同於LDO調節器之一輸入電壓。因而，可依據所揭示LDO調節器電路之應用提供額外靈活性。 圖1繪示根據各種實施例之一低壓差(LDO)調節器電路100之一例示性方塊圖。如所示，LDO調節器電路100包含一LDO調節器102及耦合至LDO調節器102之一LDO控制電路104。在一些實施例中，LDO調節器102經組態以在其之輸入節點101處接收一輸入電壓Vin (其可由一電源(例如，一電池)提供且可未經調節)且在其之輸出節點103處提供一經調節輸出電壓Vout 。輸出電壓Vout 之電壓位準可比輸入電壓Vin 之電壓位準低一實質上小的量(例如，自約100 mV至約1 V)，此通常被稱作LDO調節器102之壓差電壓。如「低壓差」所暗指，通常將此一壓差電壓選擇為實質上小的。此外，在一些實施例中，LDO控制電路104耦合至LDO調節器102之輸出節點(即，103)。 一般而言，LDO控制電路104經組態以幫助在各種負載量各自耦合至輸出節點103時將輸出電壓維持在一實質上穩定值。更明確言之，根據一些實施例，藉由一啟用(EN)訊號107而啟動LDO控制電路104。在啟動之後，LDO控制電路104經組態以將一注入電流(Iinj )提供至輸出節點103 (及經耦合負載110)，且即時監測輸出電壓Vout 以比較Vout 與一預定義參考電壓Vref ，以選擇性地停用注入電流Iinj 。下文將分別參考圖2A及圖2B至圖2C而進一步詳細論述LDO調節器102及LDO控制電路104之細節。 如上文提及，LDO控制電路104經啟動以回應於EN訊號107被確證為一高邏輯狀態(HIGH)而提供注入電流Iinj 。在一些實施例中，此一EN訊號107可為由LDO調節器電路100之負載110 (諸如(舉例而言)一記憶體裝置)提供之一啟用訊號。更明確言之，當一使用者意欲操作負載110時，EN訊號107可被確證為HIGH。在一些實施例中，EN訊號107亦作為一輸入訊號提供至LDO控制電路104。即，當使用者操作負載110時，使用者亦可啟動LDO控制電路104以提供注入電流Iinj 。例如，在其中負載110包含一記憶體裝置之實施例中，當一使用者存取(例如，讀取或寫入至)記憶體裝置時，EN訊號107可被確證為HIGH。當存取記憶體裝置(即，負載110)時，EN訊號107轉變為HIGH。因此，LDO調節器102可產生一電壓用於記憶體裝置之一字線以自記憶體裝置之至少一個記憶體胞讀出一資料位元。此外，根據一些實施例，LDO控制電路104亦經啟動以提供注入電流Iinj 。 圖2A繪示根據各種實施例之LDO調節器102之一例示性電路圖。應注意，圖2A之所繪示實施例僅為經提供用於說明之一簡化電路圖。即，LDO調節器102可實施為一LDO調節器之多種電路圖之任一者以包含其他元件及/或電路，例如，一分壓器、一Miller補償電路、一或多個開關等。 在一些實施例中，LDO調節器102包含一誤差放大器202、一電晶體208及一電容器210。誤差放大器202包含分別耦合至輸入節點101及輸出節點103之第一輸入端子及第二輸入端子(例如，一非反相輸入端子及一反相輸入端子)。誤差放大器202之一輸出端子耦合至一備用電流源207 (其由電晶體208形成)。在一些實施例中，備用電流源207實施為一p型金屬氧化物半導體(PMOS)電晶體208。然而，應瞭解，備用電流源207可實施為多種電晶體及/或電路之任一者。進一步關於備用電流源207實施為PMOS電晶體208之實施例，電晶體208之一閘極耦合至誤差放大器202之輸出端子，電晶體208之一源極耦合至一第一供應電壓(例如，Vdd)，且電晶體208之一汲極耦合至輸出節點103。 如上文提及，由於圖2A中之LDO調節器102之所繪示實施例僅為一簡化實例，故如下簡要描述LDO調節器102之操作。在一些實施例中，為操作LDO調節器102，藉由備用電流源207產生一備用電流Is 。備用電流Is 對電容器210充電以建立輸出節點103處之輸出電壓Vout 。輸出電壓Vout 受控於誤差放大器202之非反相輸入端子處之輸入電壓Vin 。更明確言之，當Vout 之電壓位準相對較高時，由電晶體208之閘極接收之一誤差電壓(即，誤差放大器202之輸出)成比例地增大。誤差電壓之增大使電晶體208 (即，備用電流源207)之源極-閘極電壓(Vsg )減小，此引起備用電流Is 之一減低。因此，Vout 之電壓位準減低。透過一相反機制，一相對較低輸出電壓位準將誤差電壓下拉，接著使備用電流Is 增大，且繼而使Vout 之電壓位準增大。換言之，LDO調節器102經組態以將Vout 之電壓位準控制在一實質上穩定值，且此一穩定值經控制以接近輸入電壓Vin 之電壓位準。 圖2B繪示根據各種實施例之LDO控制電路104之一例示性示意圖。如所示，LDO控制電路104包含一反相器222、一延遲電路224、一感測器電路226、一邏輯閘228及一注入電路230。在一些實施例中，延遲電路224包含彼此串聯耦合之複數個延遲閘(例如，反相器)。延遲閘之部分經組態以使EN訊號107延遲一第一延遲，且依第一延遲提供一感測器啟用訊號225以啟動感測器電路226。此外，複數個延遲閘(即，整個延遲電路224)經組態以使EN訊號107延遲一第二延遲，以(依第二延遲)提供一延遲輸出訊號223。此外，延遲輸出訊號223通過反相器222而作為訊號229提供至邏輯閘228。因而，訊號229邏輯上與延遲輸出訊號223 (具有一閘延遲)反相。為闡明之目的，訊號229在本文中被稱作「反相延遲訊號229」。在一些實施例中，第一延遲不同於第二延遲。在一些替代實施例中，延遲電路224可為選用的，即，延遲輸出訊號223與感測器啟用訊號225之間無延遲。 在一些實施例中，感測器電路226可包含具有以下兩個輸入端子之一比較器電路：一反相輸入端子，其經組態以接收存在於輸出節點103處之輸出電壓Vout ；及一非反相輸入端子，其經組態以接收參考電壓Vref 。如上文提及，根據各種實施例，藉由感測器啟用訊號225而啟動感測器電路226。在啟動之後，感測器電路226經組態以基於對Vout 及Vref 之電壓位準之一比較而將一感測器輸出訊號227提供至邏輯閘228，此將在下文進一步詳細論述。 仍參考圖2B，在一些實施例中，邏輯閘228包含一NAND邏輯閘，該NAND邏輯閘經組態以在其之輸入端子處接收EN訊號107、感測器輸出訊號227及反相延遲訊號229 (延遲輸出訊號223之邏輯上反相版本)，且對該等所接收訊號執行一NAND邏輯函數以提供一注入控制訊號231。此一注入控制訊號231可包含一脈衝訊號。此外，根據各種實施例，包含一或多個脈衝之此一注入控制訊號231可用以啟動/停用注入電路230。在一些實施例中，注入電路230係由一PMOS電晶體232實施。在一些其他實施例中，注入電路230可由多種電晶體/電路元件之任一者實施同時保持在本揭露之範疇內。進一步關於其中注入電路230包含PMOS電晶體232之實施例，PMOS電晶體232分別在其之源極及汲極處耦合於Vdd與輸出節點103之間，且PMOS電晶體232之一閘極經組態以接收注入控制訊號231。取決於注入控制訊號(脈衝訊號) 231之一邏輯狀態，PMOS電晶體232可接通或切斷，此分別對應於注入電流Iinj 之啟動及停用。下文將參考圖3A及圖3B進一步詳細論述用來操作LDO控制電路104之本文中提及之訊號(例如，225、227、229、231等)。 在一些實施例中，PMOS電晶體232可用作一開關及一充電元件兩者。換言之，當PMOS電晶體232接通(啟動)時，PMOS電晶體232經組態以藉由使注入電流Iinj 流動而對輸出節點103 (及耦合至其之負載110)充電；且當PMOS電晶體232切斷(停用)時，PMOS電晶體232經組態以藉由使注入電流Iinj 停止流動而停止對輸出節點103 (及耦合至其之負載110)充電。因而，在一些實施例中，PMOS電晶體232可經選擇以在一線性模式(即，Vsd1 ＜ Vsg1 - |Vt1 |)下操作，其中Vsdl 指代跨PMOS電晶體232之源極及汲極之一電壓降，Vsgl 指代跨PMOS電晶體232之源極及閘極之一電壓降，且Vtl 指代PMOS電晶體232之一臨限電壓。 圖2C繪示根據各種實施例之LDO控制電路104之另一例示性圖式。為清楚起見，圖2C之所繪示實施例在本文中被稱作LDO控制電路250。在一些實施例中，LDO控制電路250實質上類似於LDO控制電路104 (圖2B)，惟LDO控制電路250進一步包含串聯耦合於PMOS電晶體232與輸出節點103之間之至少一額外PMOS電晶體252除外，且藉由一類比偏壓控制電路254而加偏壓於(閘控)此一PMOS電晶體252。更明確言之，在一些實施例中，PMOS電晶體252之一源極耦合至PMOS電晶體232之汲極，且PMOS電晶體252之一汲極耦合至輸出節點103。 此外，類比偏壓控制電路254經組態以在PMOS電晶體252之一閘極處提供一偏壓電壓261，以引起PMOS電晶體252在一飽和模式(即，Vsd2 ＞ Vsg2 - |Vt2 |)下操作，其中Vsd2 指代跨PMOS電晶體252之源極及汲極之一電壓降，Vsg2 指代跨PMOS電晶體252之源極及閘極之一電壓降，且Vt2 指代PMOS電晶體252之一臨限電壓。因而，在一些實施例中，在PMOS電晶體232及252經選擇以分別在線性模式及飽和模式下操作時，PMOS電晶體232可用作一開關，且PMOS電晶體252可用作經組態以提供注入電流Iinj 之一充電元件。由於PMOS電晶體252 (LDO控制電路250中之充電元件)在飽和模式下操作，故有利地，由PMOS電晶體252提供之注入電流Iinj 可更穩定，此繼而引起輸出電壓Vout 更穩定。此外，在一些實施例中，可透過由類比偏壓控制電路254執行之一自平衡操作而產生此一偏壓電壓，此將在下文進一步詳細論述。 在一些實施例中，類比偏壓控制電路254包含一第一PMOS電晶體256、一第二PMOS電晶體258及一電流源260 (例如，閘控在一恆定電壓之一NMOS電晶體)，其中第一PMOS電晶體256及第二PMOS電晶體258以及電流源260串聯耦合於Vdd與接地之間。此外，第一PMOS電晶體256之一源極耦合至Vdd；第一PMOS電晶體256之一閘極經組態以接收一偏壓啟用訊號255；第一PMOS電晶體256之一汲極耦合至第二PMOS電晶體258之一源極；第二PMOS電晶體258之一閘極在一共同節點X處耦合至第二PMOS電晶體258之一汲極；且共同節點X耦合至電流源260及PMOS電晶體252之閘極。 藉由將類比偏壓控制電路254實施為圖2C之電路圖，可將一實施上穩定偏壓電壓261提供至PMOS電晶體252之閘極，以保證PMOS電晶體252在飽和模式下操作。更明確言之，在一些實施例中，電流源260經組態以提供一恆定偏壓電流Ibias 。此外，一旦PMOS電晶體256接收到確證為LOW之偏壓啟用訊號255，PMOS電晶體256便接通，且在一些實施例中，PMOS電晶體256及258用作將偏壓電流Ibias 鏡像至PMOS電晶體232及252而作為注入電流Iinj 之一電流鏡。由於PMOS電晶體258係二極體連接的(即，PMOS電晶體258之閘極及汲極繫在一起)，故保證PMOS電晶體258在其之各自飽和模式下操作，此繼而引起偏壓電壓261在一實質上穩定值，約Vdd至Vth (Vth係PMOS電晶體256之一臨限電壓)。 圖3A及圖3B分別繪示根據一些實施例之操作所揭示LDO調節器電路100之複數個訊號(例如，EN訊號107、感測器啟用訊號225、感測器輸出訊號227、反相延遲訊號229、注入控制訊號231及輸出電壓Vout )之第一組及第二組例示性波形。更明確言之，當監測到輸出電壓Vout 之電壓位準高於Vref 之電壓位準時，形成第一組波形(圖3A)；且當監測到輸出電壓Vout 之電壓位準低於Vref 之電壓位準時，形成第二組波形(圖3B)。由於複數個訊號(107、225、227、229、231及Vout )係藉由LDO調節器電路100使用以執行一各自操作，故結合圖1及圖2A至圖2C而提供圖3A及圖3B之以下論述。 首先參考圖3A，如上文提及，當在時間「t1」使用/存取LDO調節器電路100之負載110時，EN訊號107自一邏輯低狀態(LOW)轉變為一邏輯高狀態(HIGH)。因而，由於感測器輸出訊號227及反相延遲訊號229保持為HIGH (歸因於由延遲電路224提供之各自延遲)，注入控制訊號231可在時間「t2」自HIGH轉變為LOW。在一些實施例中，t2可在t1之後約一閘延遲(即，由NAND閘228提供之延遲)。應注意，在圖3A中，在時間t1，輸出電壓Vout 之電壓位準具有一暫態下降。根據一些實施例，此一暫態下降可歸因於通過負載110之一輸出電流之一突然增大。一旦注入控制訊號231在時間t2轉變為LOW，注入電路230 (PMOS電晶體232)便接通以將注入電流Iinj 提供至負載110。因而，Vout 之電壓位準可開始增大，如圖3A中繪示。在時間「t3」，感測器啟用訊號225自LOW轉變為HIGH使得啟動感測器電路226。一旦感測器電路226經啟動，感測器電路226便開始比較其之兩個輸入訊號之電壓位準：Vout 及Vref 。在一些實施例中，當Vout 之電壓位準高於Vref 之電壓位準(此為圖3A中所示之情形)時，感測器電路226輸出為LOW之感測器輸出訊號227。因此，在對HIGH EN訊號107、LOW感測器輸出訊號227及HIGH或LOW反相延遲訊號229執行NAND邏輯函數之後，注入控制訊號231自LOW轉變為HIGH。因此，PMOS電晶體232切斷，藉此引起注入電流Iinj 停止流入至負載110中。在一些實施例中，由於注入電流Iinj 適時終止(藉由監測輸出電壓Vout 之電壓位準)，故有利地抑制輸出電壓Vout 之一過衝。輸出電壓Vout 之此一受抑制過衝提供優於習知LDO調節器之各種優點以例如保護LDO調節器電路100之經耦合電路(例如，LDO調節器電路100之一或多個負載)。 其次，參考圖3B，類似地，當在時間「t11」使用/存取負載110時，EN訊號107自LOW轉變為HIGH。因而，由於感測器輸出訊號227及反相延遲訊號229保持為HIGH (歸因於由延遲電路224提供之各自延遲)，注入控制電路231可在時間「t12」自HIGH轉變為LOW。在一些實施例中，t12可在t11之後約一閘延遲(即，由NAND閘228提供之延遲)。一旦注入控制訊號231在時間t12轉變為LOW，注入電路230 (PMOS電晶體232)便接通以將注入電流Iinj 提供至負載110。因而，Vout 之電壓位準可開始增大，如圖3B中繪示。隨後，在時間「t13」，感測器啟用訊號225自LOW轉變為HIGH使得啟動感測器電路226。類似地，在啟動之後，感測器電路226開始比較Vout 及Vref 之電壓位準。在一些實施例中，當Vout 之電壓位準低於Vref 之電壓位準(此為圖3B中所示之情形)時，感測器電路226使感測器輸出訊號277保持為HIGH。因而，注入控制訊號231保持為LOW。隨後，在時間「t14」，反相延遲訊號229因EN訊號107轉變為HIGH而自HIGH轉變為LOW，且此一轉變由延遲電路224延遲且進一步在邏輯上由反相器222反相。因此，在對HIGH EN訊號107、HIGH感測器輸出訊號227及LOW反相延遲訊號229執行NAND邏輯函數之後，注入控制訊號231自LOW轉變為HIGH。因此，PMOS電晶體232切斷，藉此引起注入電流Iinj 停止流入至負載110中。在圖3B之情形中，即使當Vout 之電壓位準不大於預定義電壓位準Vref 時，注入電流Iinj 可仍依一預定義延遲(例如，由延遲電路224提供之閘延遲)終止。因而，注入電流Iinj 無法無窮盡地提供至負載110，此可有利地降低LDO調節器電路100之功率消耗。 應注意，圖3A及圖3B中感測器啟用訊號225及反相延遲訊號229之各自脈衝寬度彼此不同。在一些實施例中，可基於感測器電路226之一各自輸出行為而判定感測器啟用訊號225及反相延遲訊號229之脈衝寬度是否不同。更特定言之，若在感測器啟用訊號225轉變為LOW之後，感測器電路226可鎖存其之各自輸出訊號(例如，感測器輸出訊號227)之一邏輯狀態，則感測器啟用訊號225之脈衝寬度可窄於反相器延遲訊號229之脈衝寬度，此係圖3A至圖3B中繪示之情況。若在感測器啟用訊號225轉變為LOW之後，感測器電路226無法鎖存感測器輸出訊號227之邏輯狀態，則感測器啟用訊號225及反相延遲訊號229之脈衝寬度可彼此相等。 在一些實施例中，Vref 之電壓位準可經選擇以不同於輸入電壓Vin (圖1)之電壓位準。當Vref 及Vin 之電壓穩準彼此不同時，LDO調節器電路100可經調適以於各種應用中使用。即，可將多種電路之任一者耦合至LDO調節器電路100作為其之負載。替代地或額外地，在一些實施例中，Vref 之電壓位準可經選擇以與輸入電壓Vin 之電壓位準相同。因而，輸出電壓Vout 之電壓位準可經調節以實質上接近輸入電壓Vin 之電壓位準。因此，LDO調節器電路100可依更靈敏方式操作。 圖4繪示根據各種實施例之用以穩定LDO調節器電路100之經調節輸出電壓Vout 之一方法400之一流程圖。在各種實施例中，方法400之操作係藉由圖1至圖3B中繪示之各自組件執行。為論述之目的，將結合圖1至圖3B來描述方法400之以下實施例。方法400之所繪示實施例僅為一實例。因此，應瞭解，可省略、重新排序及/或添加多種操作之任一者同時保持在本揭露之範疇內。 根據各種實施例，方法以操作402開始，其中藉由一LDO調節器提供一經調節輸出電壓。使用LDO調節器電路100作為一實例，藉由LDO調節器102透過調節未調節輸入電壓Vin 而提供輸出電壓Vout 。在一些實施例中，輸出電壓Vout 之電壓位準可略低於輸入電壓Vin 之電壓位準。 根據各種實施例，方法繼續至操作404，其中將一負載耦合至LDO調節器之一輸出節點或存取一已耦合負載，使得啟動耦合至LDO調節器之一LDO控制電路。以上述實例繼續，當存取LDO調節器102之負載(亦為LDO調節器電路100之負載) (例如，100)時，啟用(EN)訊號107轉變為HIGH，藉此啟動LDO控制電路104。更明確言之，當EN訊號轉變為HIGH時，LDO控制電路104之注入電路230被啟動，且其經組態以提供注入電流Iinj 使其流至負載110中。 根據各種實施例，方法繼續至操作406，其中動態地監測經調節輸出電壓之一電壓位準。取決於經耦合負載之負載量，輸出電壓之電壓位準可變化。在一些實施例中，LDO控制電路之一感測器電路動態地監測輸出電壓之電壓位準，且使用一參考電壓位準來比較輸出電壓之此一電壓位準。以相同實例繼續，LDO控制電路104之感測器電路226動態地比較輸出電壓Vout 及參考電壓Vref 之電壓位準。接著，LDO控制電路104判定Vout 之電壓位準是高於還是低於Vref 之電壓位準。 根據各種實施例，方法繼續至操作408，其中選擇性地停用由LDO控制電路提供之注入電流。使用上述實例繼續，當感測器電路226判定Vout 之電壓位準高於Vref 之電壓位準時，感測器電路226確證感測器輸出訊號227為LOW，以引起注入電路230停止提供注入電流Iinj (即，停用注入電流)，此繪示於圖3A之情形中。另一方面，當感測器電路226判定Vout 之電壓位準低於Vref 之電壓位準時，延遲電路224確證通過反相器222之反相延遲訊號229為LOW，以引起注入電路230停止提供注入電流Iinj (即，停用注入電流)，此繪示於圖3B之情形中。 在一實施例中，揭示一種電壓調節電路。該電路包含：一電壓調節器，其經組態以基於一輸入電壓提供一穩定輸出電壓；及一控制電路，其耦合至該電壓調節器，且經組態以回應於在該控制電路之一輸入端處提供之一啟用訊號轉變為一預定狀態而提供一注入電流以維持穩定輸出電壓，且在該控制電路偵測到該輸出電壓之一電壓位準高於一預定義電壓位準時停止提供該注入電流。 在另一實施例中，一種電壓調節電路包含：一電壓調節器，其經組態以基於一輸入電壓提供一穩定輸出電壓；及一控制電路，其耦合至該電壓調節器，且經組態以回應於在該控制電路之一輸入端處提供之一啟用訊號轉變為一預定狀態而提供一注入電流以維持穩定輸出電壓。該控制電路進一步包括：一感測器電路，其經組態以比較該輸出電壓之一電壓位準與一預定義電壓位準以提供一感測器輸出訊號；一延遲電路，其經組態以提供一延遲輸出訊號；一NAND邏輯閘，其耦合至該感測器電路及該延遲電路，且經組態以對該啟用訊號、該感測器輸出訊號及延遲輸出訊號執行一NAND邏輯函數，且基於該啟用訊號、該感測器輸出訊號及該延遲輸出訊號之各自邏輯狀態之一組合而提供一注入控制訊號；及一p型金屬氧化物半導體(PMOS)電晶體，其由該注入控制訊號閘控，且經組態以基於該注入控制訊號之一邏輯狀態而選擇性地提供該注入電流。 在另一實施例中，一種用於控制一電壓調節器使其基於一輸入電壓提供一輸出電壓之方法包含：回應於一啟用訊號而將一注入電流提供至該電壓調節器；及當偵測到該輸出電壓之一電壓位準高於一預定義電壓位準時，選擇性地停止提供該注入電流。 前文概述若干實施例之特徵使得一般技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作用於設計或修改其他製程及結構之一基礎以實行本文中所介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應意識到，此等等效構造並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
100‧‧‧低壓差(LDO)調節器電路
101‧‧‧輸入節點
102‧‧‧低壓差(LDO)調節器
103‧‧‧輸出節點
104‧‧‧低壓差(LDO)控制電路
107‧‧‧啟用(EN)訊號
110‧‧‧負載
202‧‧‧誤差放大器
207‧‧‧備用電流源
208‧‧‧p型金屬氧化物半導體(PMOS)電晶體
210‧‧‧電容器
222‧‧‧反相器
223‧‧‧延遲輸出訊號
224‧‧‧延遲電路
225‧‧‧感測器啟用訊號
226‧‧‧感測器電路
227‧‧‧感測器輸出訊號
228‧‧‧邏輯閘/NAND閘
229‧‧‧反相延遲訊號/反相器延遲訊號
230‧‧‧注入電路
231‧‧‧注入控制訊號
232‧‧‧p型金屬氧化物半導體(PMOS)電晶體
250‧‧‧低壓差(LDO)控制電路
252‧‧‧p型金屬氧化物半導體(PMOS)電晶體
254‧‧‧類比偏壓控制電路
255‧‧‧偏壓啟用訊號
256‧‧‧第一p型金屬氧化物半導體(PMOS)電晶體
258‧‧‧第二p型金屬氧化物半導體(PMOS)電晶體
260‧‧‧電流源
261‧‧‧偏壓電壓
400‧‧‧方法
402‧‧‧操作
404‧‧‧操作
406‧‧‧操作
408‧‧‧操作
Ibias‧‧‧偏壓電流
Iinj‧‧‧注入電流
Is‧‧‧備用電流
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
Vref‧‧‧參考電壓/預定義電壓位準
X‧‧‧共同節點
當結合附圖閱讀時，自以下詳細描述最佳理解本揭露之態樣。應注意，各種構件不一定按比例繪製。事實上，為清楚論述，可任意增大或減小各種構件之尺寸。 圖1繪示根據一些實施例之一低壓差(LDO)調節器電路之一例示性方塊圖。 圖2A分別繪示根據一些實施例之圖1之LDO調節器電路之一LDO調節器之一例示性電路圖。 圖2B分別繪示根據一些實施例之圖1之LDO調節器電路之一LDO控制電路之一例示性電路圖。 圖2C繪示根據一些實施例之圖1之LDO調節器電路之LDO控制電路之另一例示性電路圖。 圖3A繪示根據一些實施例之操作圖1之LDO調節器電路之訊號之一第一組波形。 圖3B繪示根據一些實施例之操作圖1之LDO調節器電路之訊號之一第二組波形。 圖4繪示根據各種實施例之操作圖1之LDO調節器電路之一方法之一流程圖。

Claims (1)

  1. 一種電壓調節電路，其包括： 一電壓調節器，其經組態以基於一輸入電壓提供一穩定輸出電壓；及 一控制電路，其耦合至該電壓調節器，且經組態以回應於在該控制電路之一輸入端處提供之一啟用訊號轉變為一預定狀態而提供一注入電流以維持該穩定輸出電壓，且在該控制電路偵測到該輸出電壓之一電壓位準高於一預定義電壓位準時停止提供該注入電流。
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