JP4838498B2

JP4838498B2 - 表示装置

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Description

本発明はサンプリング信号を用いてサンプリング対象信号から信号をサンプリングする回路を備えた表示装置に関する。

サンプリング信号によってサンプリング対象信号から信号をサンプリングする技術が知られている。例えば画像を表示する表示装置において、サンプリング対象信号であるビデオ信号から所定の画素に対応する信号をサンプリングする技術が知られている。

サンプリングを行う際に、サンプリング対象信号から信号をサンプリングするタイミングを決めるサンプリング信号と、サンプリング対象信号とのタイミングが所定の関係になっていないと、正確なサンプリングを行うことができない。正確なサンプリングができるようにサンプリング信号のタイミングを調整する技術が知られている。

特許文献１には、作成された水平サンプリング信号の１つをクロック位相制御部にフィードバックし、水平クロック信号と水平サンプリング信号の位相遅れを、水平サンプリング信号作成回路の伝播遅延と、タイミング信号発生手段−ＥＬパネル間往復の遅延時間とし計測することにより、水平クロック信号の最適タイミングを自動的に決定する方式を開示する。

特開平８−１４６９１９号公報

本発明の課題は、サンプリング信号とサンプリング対象信号との相対的な出力タイミングを好適に設定できる新規な技術を提示することにある。

本願に係わる発明の第１は、映像信号に基づいて画像を表示する表示装置であって、
タイミング信号を発生するタイミング信号発生回路、
複数のレジスタからなるシフトレジスタであって、前記タイミング信号に応じたタイミングで前記レジスタの各端子からサンプリング信号を発生するサンプリング信号発生回路、
前記サンプリング信号により規定されるサンプリング期間に前記映像信号をサンプリングして出力する複数のサンプリング回路、を有し、
前記複数のサンプリング回路の１つは前記タイミング信号発生回路に接続されており、前記タイミング信号発生回路に接続されたサンプリング回路は、前記タイミング信号発生回路が発生する試験用タイミング信号に対応する前記サンプリング信号により規定される前記サンプリング期間に試験用の映像信号（以下、「試験用のサンプリング対象信号」ということもある。）をサンプリングすることで得られる試験用出力を前記タイミング信号発生回路に入力し、
前記タイミング信号発生回路は、前記入力された試験用出力に基づいて、前記タイミング信号と前記映像信号（以下、「サンプリング対象信号」ということもある。）との相対的な出力タイミングを制御することに特徴を有する。

また本発明において、出力タイミングの異なる複数の試験用タイミング信号それぞれに対応する前記試験用出力の微分値に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを制御する構成を好適に採用できる。

また本発明において、出力タイミングの異なる複数の試験用タイミング信号それぞれに対応する前記試験用出力の２次微分値に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを調整する構成を好適に採用できる。

また以上の各発明において、画像を表示する画像表示部を構成する画素に映像信号をプログラミングしない期間に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する構成を好適に採用できる。特に、電源投入時またはスタンバイ時や、垂直ブランキング期間に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する構成を好適に採用できる。

また以上の各発明において、前記サンプリング回路の出力が電流信号である構成を好適に採用できる。また前記サンプリング回路の出力が電圧信号であって、レベル変換回路を介した前記サンプリング回路の試験用出力に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する構成も好適に採用できる。

本発明においては、サンプリング信号とサンプリング対象信号との相対的な出力タイミングを好適に設定することができるため、高速駆動においても、サンプリングのタイミングずれが良好に補正された良好な画像を提供することができる。

本発明は、種々の実施形態を採用できるサンプリング技術に係わるものであるが、特には画像表示を行う表示装置においてビデオ信号をサンプリングする構成として好適に用いることができる。

該表示装置としては、表示素子としてエレクトロルミネッセンス素子（以下、「ＥＬ素子」という）を利用した表示装置や、表示素子として液晶素子を利用した表示装置を好適に採用できる。

以下ではＥＬ素子を利用した表示装置を例に挙げて本発明の実施の形態を説明する。

本実施形態の基本的な構成例を図１８に示している。表示パネルを構成する基板１００としてはガラス基板を好適に用いることができる。ガラス基板１００にはアモルファスシリコンもしくはポリシリコンを用いたＴＦＴデバイスとして、ＥＬの画素回路２やサンプリング信号発生回路であるシフトレジスタ３やシフトレジスタ３が出力するサンプリング信号に基づいて映像信号をサンプリングするサンプリング回路である列制御回路２２や垂直走査回路である垂直シフトレジスタ５やレベル変換回路である入力回路６や同じくレベル変換回路である入力回路７が設けられている。

一方表示パネルと接続される信号処理ボード１０１には単結晶シリコンによるＣＭＯＳデバイスとして構成されたタイミング信号発生回路である水平走査制御信号発生部２５０や垂直走査制御信号発生部２５１や映像信号処理部２５２が設けられている。

先に述べた入力回路６や入力回路７は信号処理ボード１０１から入力された信号のレベルを表示パネル上のＴＦＴデバイスの動作レベルに変換する回路である。

ＥＬの表示パネルとしては電圧設定方式によるものと電流設定方式によるものが知られており、以下それぞれの構成を説明する。

＜電圧設定方式による表示装置＞
ＥＬ素子は、薄膜トランジスタ（ＴＦＴ）で構成された画素回路２を２次元に配列したパネル型画像表示システム（以後表示装置と言う）に応用されている。このような表示装置において、ＥＬ素子の発光を設定する方法として電圧設定方式がある。電圧設定方式によるカラー化した表示装置の回路構成を図１８に示す。

表示装置の外部からは、Ｒ／Ｇ／Ｂの映像信号ＶＲ，ＶＧ，ＶＢおよび、垂直同期信号ＶＳ、水平同期信号ＨＳ、位相設定データＤｐが入力される。ＶＲ，ＶＧ，ＶＢは、映像信号処理部２５２にてγ補正等表示装置に適正に画像が表示されるように信号処理され、映像信号ｖｉｄｅｏ（ＲＧＢ）として出力される。水平同期信号ＨＳは、水平走査制御信号発生部２５０に入力される。水平走査制御信号発生部２５０では、入力された水平同期信号ＨＳからＰＬＬ回路等でクロック信号ＣＬＫを再生し、水平クロック信号Ｋ、ブランキング信号ＢＬ、水平走査開始信号ＳＰを発生する。また、入力される位相設定データＤｐの値により、水平クロック信号Ｋおよび水平走査開始信号ＳＰの位相を、後述するＥＬパネル部における映像信号ｖｉｄｅｏサンプリングが最適に行えるタイミングに設定する。垂直同期信号ＶＳは、垂直走査制御信号発生部２５１に入力される。垂直走査制御信号発生部２５１では、垂直同期信号ＶＳおよび再生クロック信号ＣＬＫが入力され、垂直走査開始信号ＬＳを発生する。

ＥＬパネル部において、入力ＲＧＢ映像情報１０は、ＲＧＢ各色ごとに、即ち水平画素数の３倍数設けられた列制御回路２２に便宜入力される。水平制御信号１１ａは入力回路６に入力され水平制御信号１１を出力して、水平画素数のレジスタからなる水平シフトレジスタ３に入力される。この水平制御信号１１は水平クロック信号と水平走査開始信号からなる。水平シフトレジスタ３の各端子から出力される水平サンプリング信号群１７は、各々が受け持つ列制御回路２２に入力される。

［列制御回路］
列制御回路２２の構成は、図２０に示す様に水平サンプリング信号ＳＰがＭ１／Ｇに接続され、Ｍ１／Ｓに入力映像信号ｖｉｄｅｏ（ＲＧＢの１つ）が接続され、Ｍ１／Ｄに列制御信号１４である映像電圧データｖ（ｄａｔａ）を出力する非常に簡単な構成である。尚、本明細書中においては説明の便宜上、トランジスタのゲート電極、ソース電極、ドレイン電極をそれぞれ／Ｇ、／Ｓ、／Ｄの略号にて示す。また、信号とそれを供給する信号線とを特に区別せずに表現することもある。

画像表示部９は、２次元に配置され各々同等の構成の画素回路２により構成され、各々の画素回路はＲＧＢのＥＬ表示素子の駆動を受け持ち、３個対の画素回路２で１画素の表示を受け持つことになる。映像電圧データｖ（ｄａｔａ）は、同じ列に配置された画素回路２群に入力される。

垂直制御信号１２ａは入力回路７を介して垂直制御信号１２を出力して、垂直画素数に等しいレジスタを含む垂直シフトレジスタ５に入力される。垂直制御信号１２は垂直クロック信号と垂直走査開始信号である。垂直シフトレジスタ５の各出力端子から、行制御信号２０は同じ行に配置されている画素回路２に入力される。

［電圧設定方式の画素回路］
電圧設定方式の画素回路２の構成を図１９に示す。電圧データｖ（ｄａｔａ）はＭ３／Ｓに接続される。行制御信号２０はＰ１３、Ｐ１４、Ｐ１５であり各々Ｍ３／Ｇ、Ｍ２／Ｇ、Ｍ４／Ｇに接続される。Ｍ３／Ｄは容量Ｃ２に接続され、容量Ｃ２はソースが電源に接続された容量Ｃ１とＭ１／Ｇに接続される。Ｍ１／ＤとＭ１／Ｇは各々Ｍ２／ＤとＭ２／Ｓに接続され、Ｍ１／ＤはＭ４／Ｓに接続されＭ４／Ｄは一端が設置されたＥＬ素子の電流注入端子に接続される。

次に図１８の表示装置の動作について図２１のタイムチャートを使用して説明する。図２１において、（ａ）は入力映像信号ｖｉｄｅｏを示し、（ｂ）は水平サンプリング信号ＳＰ、（ｃ）〜（ｅ）は該当行の行制御信号Ｐ１３〜Ｐ１５を示す。図２１では３水平期間つまり３行期間を示している。

入力映像信号の水平ブランキング期間内の時間ｔ１〜ｔ２において、各水平サンプリングパルスＳＰは一斉にＨレベルに変化し、このとき入力映像信号であるブランキング電圧が列制御信号１４とされる。尚、該当列の水平サンプリング信号を太線で示している。

〔時刻ｔ５以前（発光保持期間）〕
時間ｔ１〜ｔ５において該当行の画素回路２の行制御信号Ｐ１３〜Ｐ１５は、各々Ｈレベル、Ｈレベル、Ｌレベルになっており、時間ｔ１〜ｔ２において各水平サンプリングパルスＳＰは一斉にＨレベルに変化しても該当画素回路２のＭ２、Ｍ３、Ｍ４が各々ＯＦＦ、ＯＦＦ、ＯＮのままであるので、容量Ｃ１及びＭ１のゲート容量の保持電圧である該当画素回路２のＭ１／Ｇ電圧によって決定されるＭ１のドレイン電流が該当ＥＬ素子に注入され、発光を継続している。水平ブランキング期間内の時間ｔ１〜ｔ２において入力映像信号ｖｉｄｅｏ電圧は図２１に示すように黒レベル近傍の電圧Ｖｂｌである。

〔時刻ｔ５〜ｔ９（発光設定期間）〕
時刻ｔ５において、該当行の行制御信号Ｐ１３及びＰ１５はＬレベル及びＨレベルに変化する。そして時間ｔ５〜ｔ６において、再び各水平サンプリングパルスＳＰは一斉にＨレベルに変化するともに、このとき入力映像信号であるブランキング電圧が列制御信号１４とされる。

このとき、該当行の図１９に示す画素回路２において、Ｍ４はＯＦＦして該当ＥＬ素子への電流供給は無くなり該当ＥＬ素子は消灯する。またＭ２及びＭ３は各々ＯＮ及びＯＮ状態になっているので、（ＶＣＣ−Ｍ１／Ｇ）電圧がＭ１のスレッシュ電圧Ｖｔｈに漸近するように容量Ｃ１、Ｃ２及びＭ１のゲート容量は放電動作するのでＭ１のドレイン電流は非常に小さい値にリセットされる。水平ブランキング期間内の時間ｔ１〜ｔ２において入力映像信号ｖｉｄｅｏ電圧は図２１に示すように黒レベル近傍の同様に電圧Ｖｂｌである。

時刻ｔ６において、ＳＰ及びＰ１４は各々Ｌレベル及びＨレベルになるが、該当画素回路２の（ＶＣＣ−Ｍ１／Ｇ）電圧は引き続きＭ１のスレッシュ電圧Ｖｔｈである。

時間ｔ７〜ｔ８において該当列のＳＰがＨレベルになり、この時の入力映像信号値ｄ２がｖ（ｄａｔａ）として該当画素回路２に入力される。このとき該当画素回路２のＭ１／Ｇ電圧は電圧ΔＶだけ電圧変化する。電圧ΔＶは概略１）式に示される。

ΔＶ＝−ｄ２×Ｃ２÷（Ｃ２＋Ｃ１＋Ｃ（Ｍ１））１）

Ｃ（Ｍ１）は該当画素回路２内のＭ１のゲート入力容量を示す。時刻ｔ８において再びＳＰはＬレベルに変化して１）式で示されるＭ１／Ｇ電圧の変化は保持され、時刻ｔ９までこの状態を保持する。

〔時刻ｔ９以降（発光保持期間）〕
時刻ｔ９において、Ｐ１３及びＰ１５は再びＨレベル及びＬレベルに変化して、該当画素回路２のＭ３及びＭ４はＯＦＦ及びＯＮ状態になる。このため変化した該当画素回路のＭ１／Ｇ電圧によって決定されるＭ１のドレイン電流が該当ＥＬ素子に注入され発光量の変化が起こりこの状態が保持される。

時間ｔ９〜ｔ１０及び時間ｔ１１〜ｔ１２において該当のＳＰ信号はＨレベルに変化するが、該当画素回路２のＭ３がＯＦＦであるので該当ＥＬ素子の発光動作に影響はない。

１）式は、発光量が入力映像信号ｖｉｄｅｏの水平ブランキング期間中のＶｂｌを基準とした電圧値によって設定できることを意味している。画素回路２のＭ１のドレイン電流Ｉｄは、２）式によって概略示すことができる。

Ｉｄ＝β×ΔＶ² ２）

ＥＬ素子は基本的に注入電流に比例した発光動作をするので、図１８で示した電圧設定方式の表示装置において、各画素のＥＬ素子の発光量はブランキング電圧基準とした入力映像信号レベルの２乗に比例した値で制御することができる。電圧設定方式の表示装置は、画素回路２を除くと実績のある液晶パネルの回路構成を流用できる。

［水平クロック位相可変部］
図８に水平走査制御信号発生部が有する調整回路であり、サンプリング信号のタイミングを制御するためにクロック信号の位相を調整する水平クロック位相可変部の一例を示す。尚、図８においては、クロック信号ＣＬＫ周期の１／８精度で位相を可変できる場合の例を示している。

再生されたクロック信号ＣＬＫは、ＤＬＬ部に入力される。ＤＬＬ部は可変遅延回路が８つ接続されている。可変遅延回路ｄｌｙ１〜ｄｌｙ８は、同じ構成で遅延量が同じで、さらにｄｌｙ８出力位相とＤＬＬ入力クロック信号ＣＬＫ位相が同じになるように制御することにより、ｄｌｙ１〜ｄｌｙ８の遅延量はクロック信号ＣＬＫの周期の１／８となる。ＤＬＬは可変遅延回路群ｄｌｙ１〜ｄｌｙ８の各出力である遅延クロック信号群ｓ１〜ｓ８を出力する。遅延クロック信号群ｓ１〜ｓ８は選択回路に接続され、入力される位相設定データＤｐに応じて遅延クロック信号群ｓ１〜ｓ８から１つ選択して出力する。そして水平同期信号ＨＳから映像信号ｖｉｄｅｏが有効となるまでの所定時間のｓｃｌｋを計測し、図９のタイミングのような、水平クロック信号Ｋ及び水平走査開始信号ＳＰを出力する。詳細は後述するが、本実施形態においてはこの調整を試験用タイミング信号に応じたサンプリング信号で試験用映像信号をサンプリングした結果に基づいて水平クロック信号Ｋのタイミングを制御する。なお、ここではサンプリング信号のタイミングをそのタイミングを決めるタイミング信号（クロック信号）を調整することで調整するものとして説明しているが、サンプリング対象信号である映像信号の出力タイミングを調整することでサンプリング信号とサンプリング対象信号との相対的なタイミングを調整するようにしてもよい。

図１０はＥＬパネル部において映像信号ｖｉｄｅｏをサンプリング信号ＳＰｎでサンプリングするタイミングを示す。サンプリング波形Ｉｓｈは、サンプリング結果によりＥＬをドライブする電流である。サンプリング信号ＳＰｎは、水平走査開始信号ＳＰおよび水平クロック信号Ｋを使用し、シフトレジスタにより作成される。ｎ番目の映像信号ｖｉｄｅｏとサンプリング信号ＳＰａの関係は、ｎ番目のサンプリング終了時（ＳＰｎ「Ｈ」→「Ｌ」）に、映像信号がｎ番目の映像情報であること、ｎ番目の映像信号に変化してからｎ番目のサンプリングが終了するまでに、サンプリング能力を考慮し十分なサンプリング時間が確保されていることが必要である。

図１０においてサンプリング信号ＳＰ１（ａ）と映像信号ｖｉｄｅｏは、サンプリング終了時の映像信号およびサンプリング時間において良好な状態である。ところが、サンプリング信号ＳＰｎは、ＥＬパネル部のＴＦＴシフトレジスタで水平走査開始信号ＳＰ及び水平クロック信号Ｋにより作成されるため回路の伝播遅延で水平クロック信号Ｋの位相から遅延を生じる。サンプリング信号ＳＰ１（ｂ）は、伝播遅延のためにサンプリング信号ＳＰｎが遅延した場合を示している。サンプリング信号ＳＰ１（ｂ）と映像信号ｖｉｄｅｏの関係は、ｎ番目のサンプリング終了時に映像信号は（ｎ＋１）番目の状態になっており、正常にサンプリングできない。また、サンプリング信号ＳＰ１（ｃ）の場合は、映像信号ｖｉｄｅｏに対しサンプリング信号ＳＰｎが進んでいる場合を示している。サンプリング信号ＳＰ１（ｃ）と映像信号ｖｉｄｅｏの関係は、ｎ番目の映像情報変化点からｎ番目のサンプリング終了時までの時間が必要なサンプリング時間より短くサンプリングが完了しないため、この場合も正常にサンプリングできない。そこで後述するようにサンプリング信号とサンプリング対象信号との相対的な出力タイミングを調整するわけである。

＜電流設定方式によるＥＬパネル＞
表示装置におけるＥＬ素子の他の発光設定方法として電流設定方式がある。電流設定方式によるカラー化した表示装置の回路構成を図３に示す。尚、ここでは図１８の電圧設定方式による表示装置との違いについて説明する。

補助列制御信号１３ａは入力回路８を介して補助列制御信号１３を出力して、ゲート回路４及び１６に入力される。水平シフトレジスタ３の各端子に出力される水平サンプリング信号群１７はゲート回路１５に入力され、変換された水平サンプリング信号群１８が列制御回路１に入力される。ゲート回路１５にはゲート回路１６から出力される制御信号２１が入力される。列制御回路１にはゲート回路４から出力される制御信号１９が入力される。

［列制御回路］
電流設定方式の表示装置の水平画素数と同数配列されるサンプリング回路である列制御回路１の構成を図１５に示す。入力映像情報は映像信号ｖｉｄｅｏ及び基準信号ＲＥＦであり、各々Ｍ１／Ｓ、Ｍ２／Ｓ及びＭ５／Ｓ、Ｍ６／Ｓに入力される。ゲート回路１５より出力される水平サンプリング信号群１８は各々ＳＰａ及びＳＰｂからなり、列制御回路１のＭ１／Ｇ、Ｍ５／Ｇ及びＭ２／Ｇ、Ｍ６／Ｇに接続される。Ｍ１／Ｄ、Ｍ２／Ｄ、Ｍ５／Ｄ及びＭ６／Ｄには各々容量Ｃ１、Ｃ２、Ｃ３及びＣ４が接続されるとともに、Ｍ３／Ｓ、Ｍ４／Ｓ、Ｍ７／Ｓ、及びＭ８／Ｓに接続される。制御信号１９はＰ１１及びＰ１２であり、各々Ｍ３／Ｇ、Ｍ７／Ｇ及びＭ４／Ｇ、Ｍ８／Ｇに接続される。Ｍ３／ＤとＭ４／Ｄ及びＭ７／ＤとＭ８／Ｄは各々接続されてｖ（ｄａｔａ）及びｖ（ＲＥＦ）として電圧電流変換回路ｇｍに入力される。電圧電流変換回路ｇｍには基準電流設定バイアスＶＢが入力され列制御信号１４をして使用される電流データｉ（ｄａｔａ）を出力する。

電圧電流変換回路ｇｍの構成例を図１７（ａ）に示す。基本的動作は一般的なので説明は省くが、留意点としては省電力を目指す表示装置において例えば２００ｐｐｉ表示装置を想定すると、各画素のＥＬ素子への注入電流が小さく、最大電流で１μＡを大きく下回り１００ｎＡを想定していることである。この条件で、できる限り線形な電圧電流変換特性を得るためには、Ｍ２，Ｍ３のゲート領域のＷ／Ｌ比を小さくして、電流駆動能力を小さくしておく必要がある。

図１７（ｂ）に図１７（ａ）の電圧電流変換特性を示す。図１７（ａ）の電圧電流変換回路ｇｍでは、最小電圧Ｖ１（黒レベル）における最小電流Ｉ１（黒電流）をゼロ電流にする設計が難しい。黒電流Ｉ１がゼロ電流にできないと表示装置として重要なコントラストが確保できなくなる。

この点に関して対策した電圧電流変換回路ｇｍの構成例を図１７（ｃ）に示す。第１のソースカップル回路Ｍ２、Ｍ３の各ドレイン端子に各々ソースが接地されドレインとゲートが短絡されたＭ６、Ｍ７を接続する。さらにソースが電源に接続され、ゲートが基準電流バイアスＶＢに接続された第２の基準電流源として動作するＭ８を設け、Ｍ８／Ｄを第２のソースカップル回路Ｍ９、Ｍ１０を設け、Ｍ９／Ｇ及びＭ１０／Ｇを各々Ｍ７／Ｄ、Ｍ６／Ｄに接続する。そしてＭ１０／Ｄから図１７（ａ）の電圧電流変換回路ｇｍと同様にＭ４及びＭ５のカレントミラー回路を介して列制御信号１４となる電流データｉ（ｄａｔａ）を出力する。図１７（ｃ）においてＭ６及びＭ７の電流駆動能力をＭ９及びＭ１０より小さくするため、Ｍ６及びＭ７のゲート領域のＷ／Ｌ比をＭ９及びＭ１０のゲート領域のＷ／Ｌ比より小さくしておく。このように設計された図１７（ｃ）の電圧電流変換回路ｇｍの電圧電流変換特性を図１７（ｄ）に示す。黒レベルＶ１における黒電流Ｉ１が小さくすることができるとともに、電圧電流変換特性の線形性を崩すことなく実現できる。

列制御回路の動作を図１６のタイムチャートで説明する。時刻ｔ１において制御信号Ｐ１１、Ｐ１２は各々Ｌレベル、Ｈレベルに変化する。時間ｔ１〜ｔ４の入力映像信号の有効期間において水平サンプリング信号群ＳＰａが発生する。時間ｔ２〜ｔ３において該当列のＳＰａが発生して、この時点のｖｉｄｅｏ及びＲＥＦを容量Ｃ１及びＣ３にサンプリングして時刻ｔ３以降ホールドする。時刻ｔ４において、制御信号Ｐ１１、Ｐ１２は各々Ｈレベル、Ｌレベルに変化し、電圧電流変換回路ｇｍに入力される（ｖ（ｄａｔａ）−ｖ（ＲＥＦ））はｄ１となり、時間ｔ２〜ｔ３に取り込まれた映像情報に基づいて時間ｔ４〜ｔ７の間電流データｉ（ｄａｔａ）を列制御信号１４として出力する。

時間ｔ４〜ｔ７の入力映像信号の有効期間において水平サンプリング信号群ＳＰｂが発生し、時間ｔ５〜ｔ６において該当列のＳＰｂが発生してこの時点の入力ｖｉｄｅｏ及びＲＥＦが容量Ｃ２及びＣ４にサンプリングされ、時刻ｔ６以降ホールドされる。時刻ｔ７において、制御信号Ｐ１１、Ｐ１２は再び各々Ｌレベル、Ｈレベルに変化し、電圧電流変換回路に入力される（ｖ（ｄａｔａ）−ｖ（ＲＥＦ））はｄ２となり、時間ｔ５〜ｔ６に取り込まれた映像情報に基づいて時刻ｔ７から１水平走査期間、電流データｉ（ｄａｔａ）を列制御信号１４として出力する。

時刻ｔ７から１水平走査期間の入力映像信号の有効期間において再び水平サンプリング信号群ＳＰａが発生し、時間ｔ８〜ｔ９において該当列のＳＰａが発生してこの時点の入力ｖｉｄｅｏ及びＲＥＦが容量Ｃ２及びＣ４にサンプリングされ時刻ｔ９以降ホールドされる。以上のような動作を繰り返すことによって列制御信号１４である電流データｉ（ｄａｔａ）は入力映像信号ｖｉｄｅｏの水平走査周期毎に更新される線順次信号に変換される。

［電流設定方式の画素回路］
図１３は電流設定方式の画素回路２の構成例である。Ｐ９及びＰ１０が行制御信号２０であり、列制御信号１４として電流データｉ（ｄａｔａ）が入力され、Ｍ１／Ｄは接地されたＥＬ素子の電流注入端子に接続されている。

この画素回路の動作を図１４のタイムチャートを使用して説明する。時刻ｔ０以前において、該当ｍ行のＰ９及びＰ１０はＨレベルであるのでＭ３及びＭ４は共にＯＦＦであり、容量Ｃ１及びＭ１のゲート容量に保持された充電電圧によって決定されたＭ１／Ｇ電圧によってＥＬ素子に電流が注入され、これに応じて該当ＥＬ素子は発光している。

時刻ｔ０において、該当行のＰ９、Ｐ１０は共にＬレベルに変化するとともに、ｍ行目の電流データｉ（ｍ）が確定する。Ｍ３、Ｍ４がともにＯＮになるためＭ２に電流データｉ（ｍ）が供給され、これに応じてＭ２／Ｇ電圧が設定され容量Ｃ１及びＭ１、Ｍ２のゲート容量は充電され、電流データｉ（ｍ）に対応した電流が該当ＥＬ素子に注入され始める。

電流データｉ（ｍ）が確定している時刻ｔ１において、Ｐ１０はＨレベルに変化してＭ３はＯＦＦ状態になり、Ｍ２／Ｇ電圧の設定動作は終了して保持動作に移行する。

時刻ｔ２においてＰ９もＨレベルに変化してＭ２への電流供給を停止するが、電流データｉ（ｍ）によって設定されたＭ２／Ｇ電圧は保持されたままであり引き続き再設定された注入電流によって該当ＥＬ素子が再設定されて発光を継続する。

図１１は電流設定方式の画素回路２の他の構成例である。Ｐ７及びＰ８が行制御信号２０であり、列制御信号１４として電流データｉ（ｄａｔａ）入力され、Ｍ４／Ｄは接地されたＥＬ素子の電流注入端子に接続されている。

この画素回路の動作を図１２のタイムチャートを使用して説明する。時刻ｔ０以前において、該当ｍ行のＰ７及びＰ８は各々Ｌレベル及びＨレベルであるのでＭ２及びＭ３は共にＯＦＦであり、Ｍ４がＯＮであるので容量Ｃ１及びＭ１のゲート容量に保持された充電電圧によって決定されたＭ１／Ｇ電圧によってＥＬ素子に電流が注入され、これに応じて該当ＥＬ素子は発光している。

時刻ｔ０において、該当行のＰ７及びＰ８は各々Ｈレベル及びＬレベルに変化するとともに、ｍ行目の電流データｉ（ｍ）が確定する。Ｍ２、Ｍ３がともにＯＮしＭ４がＯＦＦするため、該当行ＥＬ素子への電流注入は停止して該当行のＥＬ素子は消灯する。さらにＭ２に電流データｉ（ｍ）が供給されるため、これに応じてＭ２／Ｇ電圧が設定され容量Ｃ１及びＭ１のゲート容量は充電される。

電流データｉ（ｍ）が確定している時刻ｔ１において、Ｐ８は再びＨレベルに変化してＭ２はＯＦＦ状態になり、Ｍ１／Ｇ電圧の設定動作は終了して保持動作に移行する。

時刻ｔ２においてＰ７はＬレベルに変化してＭ１への電流供給を停止するとともに、Ｍ４がＯＮしてＭ１／Ｇ電圧で設定されたＭ１のドレイン電流が該当ＥＬ素子に注入され、これに応じて該当ＥＬ素子は時刻ｔ０以前の再設定された発光を開始しこれを再び設定されるまで継続する。

上記電流設定方式による表示装置、電圧設定方式による表示装置に印加される映像信号ｖｉｄｅｏは、図３に示される映像信号処理部１５２により、γ補正等の映像信号処理が施され、表示装置の水平制御タイミング周期でサンプリングされ出力される。

映像信号ｖｉｄｅｏが、水平クロック信号に同期し、映像信号処理部により図９に示すように出力される。表示装置では、図１５に例示するような列制御回路において、水平クロック信号と水平走査開始信号から作成される水平サンプリング信号１８のタイミングによって、映像信号ｖｉｄｅｏをサンプリングホールドする。このとき、水平サンプリング信号１８が「Ｈ」のときサンプリング動作を行い、「Ｌ」のときホールド動作をおこなう。

しかしながら、水平サンプリング信号は、水平クロック信号から作成されるため、水平サンプリング信号を作成する回路の伝播遅延が生じる。この伝播遅延により、図２２に示すように、映像信号ｖｉｄｅｏと水平サンプリング信号にタイミングズレが不適切に生じると、所定画素の映像信号ｖｉｄｅｏを、所定水平クロックタイミングの水平サンプリング信号で正確にサンプルホールドできない。

以上電圧設定方式の表示装置と電流設定方式の表示装置の例を説明した。

以下では本実施形態のポイントとなるサンプリング信号とサンプリング対象信号（ここではビデオ信号）とのタイミング制御に関して詳細に説明する。

（実施の形態１）
図１に本発明の実施の形態１を説明するブロック図を示す。図１に示す形態の表示装置は、図３におけるＮ列分の水平シフトレジスタ３（第１のサンプリング信号発生回路）および水平サンプリングゲート回路１５の最終段に、同じ回路構成の１列分の水平シフトレジスタ２００（第２のサンプリング信号発生回路）および水平サンプリングゲート回路２０１を追加して、Ｎ＋１列の水平シフトレジスタ（サンプリング信号発生回路）を有する構成となっている。水平シフトレジスタ３及び２００には、タイミング信号発生回路である水平走査制御信号発生部５０が発生するタイミング信号である水平クロック信号が供給される。水平シフトレジスタ３及び２００は、このタイミング信号により与えられるタイミングでサンプリング信号を発生する。水平サンプリングゲート回路２０１の水平サンプリング信号出力は、１列分／１色分の列制御回路２０２（第２のサンプリング回路）に接続されている。列制御回路２０２の構成は、列制御回路１（第１のサンプリング回路）の１回路分と同じであり、映像信号ｖｉｄｅｏの１つが入力されている。列制御回路２０２の列制御信号出力は、画素回路には接続されておらず、タイミング信号発生回路に検出帰還信号ＳＦＢとして出力される。このように本発明においては、サンプリング回路は少なくとも１つの出力をタイミング信号発生回路に帰還入力することができるようにタイミング信号発生回路に接続されていればよく、全てのサンプリング回路がタイミング信号発生回路に接続されている必要はない。好ましくは図１に示すように、タイミング信号発生回路に試験用出力を帰還入力するための、即ち画像表示部に接続されていないサンプリング信号発生回路（２００）及びサンプリング回路（２０２）を有していることである。尚、図１において、破線で囲まれた部分９は画像表示部であり、図３に例示される従来の電流設定方式のＥＬパネルと同様の構成とすればよく、他の部分に関しても本形態において特に説明しない部分については従来と同様である。

図２に、本発明のタイミング信号発生回路である水平走査制御信号発生部の構成を示す。

モード信号Ｍ１はタイミング信号発生回路の外部から供給されるものである。モード信号Ｍ１が「Ｈ」の時にサンプリング対象信号である映像信号とサンプリング信号との相対的な出力タイミング（出力位相）を調整するモードとなり、モード信号Ｍ１が「Ｌ」のときは調整モード以外のモード（通常の駆動モード）となる。

図２において、電流設定方式ＥＬパネル部の列制御回路２０２の出力である検出帰還信号ＳＦＢ（試験用出力）は、抵抗等で電圧に変換されてＡＤ変換器に接続され、さらにデジタル帰還データＤｓに変換される。デジタル帰還データＤｓは、最大値検出部３０１および、位相データ制御部３０２に接続される。位相データ制御部３０２では、モード信号Ｍ１がＨのとき、水平同期信号ＨＳの入力毎に水平クロック信号位相および水平走査開始信号位相が１方向に一度の変移が所定の変移幅以下であるように連続的に位相データを変化させる。このとき、サンプリング対象信号を出力する回路である映像信号処理部５２からは複数の試験用のサンプリング対象信号を順次出力する。本実施形態ではサンプリング対象信号とサンプリング信号との相対的な出力タイミングを、サンプリング信号の出力タイミング（出力位相）を調整する（この実施形態では具体的にはサンプリング信号のタイミングを決定するためのタイミング信号のタイミングを調整することでサンプリング信号の出力タイミングを調整している）ことで調整する構成を採用しているので、複数の試験用のサンプリング対象信号は固定的な出力タイミング（出力位相）で出力する。試験用のサンプリング対象信号としては図４にｖｉｄｅｏ信号として示すような矩形波が好ましいが、その限りではない。なお、試験用のサンプリング対象信号が試験用サンプリング信号よりも極端に長かったり短かったりすると、試験用のサンプリング対象信号と試験用サンプリング信号との相関のピークが特定しづらいので、試験用のサンプリング対象信号のパルス幅（半値幅）は試験用サンプリング信号のパルス幅（半値幅）の０．５倍以上２倍以下が好適である。なお、試験用サンプリング信号は通常の駆動時に用いるサンプリング信号と同じものでよい。

モード信号Ｍ１がＬのとき、位相データ制御部３０２は、決定した位相データを保持し出力する。位相データ制御部３０２の位相データ出力Ｄｐは、クロック位相可変部３４０に接続される。クロック位相可変部３４０は位相データＤｐによって一義的に決定する位相のクロック信号Ｋｎをタイミング制御部３５０に出力する。タイミング制御部３５０では、水平同期信号ＨＳのタイミングに同期し、クロック信号Ｋｎを有効映像信号領域期間出力するようにゲートした水平クロックＫを出力し、有効映像信号開始タイミングに水平走査開始信号ＳＰを出力する。

図１のＥＬパネル部における、水平サンプリング信号ゲート回路２０１から位相データを変化させて出力させた水平サンプリング信号２０４と試験用サンプリング対象信号である映像信号ｖｉｄｅｏとの関係を図４に示す。図４において、太線で示した状態は、モード信号Ｍ１がＬからＨに変化した初期状態であり、水平サンプリング信号２０４の立下りタイミングが映像信号ｖｉｄｅｏより相対的に進んだタイミングに設定されている。このとき映像信号ｖｉｄｅｏは、幅が水平クロック信号Ｋの１周期分のパルス状信号であり、Ｈレベルは、列制御回路２０２出力である検出帰還信号ＳＦＢを電圧変換することおよびノイズ等の影響を避けるためにできる限り大きなレベルであることが望ましい。また、Ｌレベルは列制御回路２０２出力のダイナミックレンジを大きく取るため列制御回路２０２出力が０となるレベルに設定する。

本形態においては、位相データがカウントアップすると、水平クロック信号周期Ｔｏの１／８で位相が遅れる方向に変移していくように水平クロック信号Ｋ、水平走査開始信号ＳＰの位相を変化させている。従って、水平サンプリング信号２０４は、位相データ変化毎にＴｏ／８づつ映像信号ｖｉｄｅｏに対して位相が遅れていく。そして、水平サンプリング信号２０４の立下りエッジ、すなわちサンプリング終了タイミングが、映像信号ｖｉｄｅｏの立下りタイミングより完全に遅れるまで、この位相データによる位相ステップ動作を続ける。本形態では、位相ステップ期間として２・Ｔｏ期間だけ位相を変化させた場合について説明するが、少なくとも１サンプリングパルス幅以上の位相ステップ期間を設けておけば本発明のタイミング最適化の効果を得ることは可能である。即ち、この位相ステップ期間は、映像信号ｖｉｄｅｏと水平サンプリング信号２０４の位相関係の誤差が実際見込まれる期間を十分にカバーしていることが必要で、ここで説明する２・Ｔｏ期間に限定されるものではない。

図５のタイミングチャートを用いて、本形態の表示装置の動作を説明する。

図５において、モード信号Ｍ１がＨになると、位相データ出力回路３１４から出力される位相データＤｐは０〜７まで任意のタイミングで（例えばタイミングは水平同期信号入力タイミングでもよい）変化する。このように変化する位相データによって、水平クロック信号Ｋおよび水平走査開始信号ＳＰの位相は、図４の説明のように水平クロック信号周期ＴｏのΔ１／８で位相変化する。そして、映像信号ｖｉｄｅｏと水平サンプリング信号２０４の立下りタイミングの関係により検出帰還信号ＳＦＢは、図５のように変化する。また、図５のｔｘ１およびｔｘ２のタイミングにおける映像信号ｖｉｄｅｏと水平サンプリング信号２０４との関係を、図４にｔｘ１、ｔｘ２の図として示してある。

時刻ｔｘ１以前は、水平サンプリング信号２０４のＨ区間が、映像信号ｖｉｄｅｏのＨ区間と重複しておらず、サンプリング動作により該当する映像信号をサンプリングできず、検出帰還信号は、「０」である。時刻ｔｘ１において、水平サンプリング信号２０４のＨ区間と映像信号ｖｉｄｅｏのＨ区間に重複を生じ、該当映像信号ｖｉｄｅｏをサンプリングするが、重複している期間が、サンプリングに必要な時間に足りないため、サンプリングを完了することができない。水平クロック信号の位相が遅れてくると、この水平サンプリング信号２０４のＨ区間と映像信号ｖｉｄｅｏのＨ区間の重複期間も長くなりサンプリングに十分な時間以上の重複期間により、映像信号のＨレベルを正常にサンプリングできるようになる。

さらに水平クロック信号の位相が遅れてくると、時刻ｔｘ２において水平サンプリング信号２０４の立下りタイミングが映像信号の立下りタイミングより遅れる。この状態では、水平サンプリング信号２０４の立ち上がりタイミングから映像信号ｖｉｄｅｏの立下りタイミングまでは映像信号ｖｉｄｅｏのＨレベルをサンプリングするが、映像信号立下りタイミングから水平サンプリング信号２０４立下りタイミング（ｔｘ２）までは、映像信号ｖｉｄｅｏの「Ｌ」レベルをサンプリングしてしまうため、正常に映像信号ｖｉｄｅｏのＨレベルをサンプリングすることができなくなる。時刻ｔｘ２以降は、映像信号ｖｉｄｅｏのＨレベルをサンプリングする時間と「Ｌ」レベルをサンプリングする時間の割合が「Ｌ」レベルをサンプリングする時間が増えてゆくため、検出帰還信号ＳＦＢは０レベルとなってゆく。

また図５において、モード信号Ｍ２は、Ｍ２がＨのときは図２の最大値検出部３０１が最大値の検出動作をおこなう。そしてＭ２＝Ｌのとき、最大値検出部３０１はＭ２＝Ｈ時に検出した最大値を保持する。尚、最大値検出部３０１で検出する最大値とは、検出帰還信号の映像信号ｖｉｄｅｏの０レベルサンプリング結果に対する映像信号ｖｉｄｅｏのＨレベル検出時の変化の最大値であり、電流駆動型ＥＬパネルの電流駆動方式のシンク／ソースによる電流の向き、それを電圧に変換したときの電圧変化の正負の向きは関係ない。

図５では、まずモード信号Ｍ１、Ｍ２がＨとなり、サンプリングタイミング検出モードで、かつ検出帰還信号の最大値検出モードとなる。上述のように水平クロック信号および水平走査開始信号ＳＰの位相を変化させて、映像信号ｖｉｄｅｏと水平サンプリング信号２０４の位相関係を３６０°以上スキャンさせることによって、検出帰還信号ＳＦＢのレベルが変化する。検出帰還信号ＳＦＢはＡ／Ｄ変換され、デジタル帰還データＤｓに変換される。デジタル帰還データＤｓは、ラッチ回路３０５および比較器３０４に接続される。ラッチ回路３０５は、モード信号Ｍ２がＨになって最大値検出モードになるとき「０」にリセットされ、ラッチ部出力より大きいデジタル帰還データＤｓが比較器３０４に入力されると、デジタル帰還データをラッチ部が更新し、ラッチ部出力がデジタル帰還データの最大値を出力する。閾値演算部３０６は、ラッチ部出力である最大値データからサンプリングが正常に行えたとする閾値を演算する。閾値は最大値に対するＸ％のように係数倍で設定する、または−Ｘのようにオフセットを加える方法で設定する。

最大値検出を終了し、モード信号Ｍ２をＬとすると、最大値検出動作時と同様に位相データは再び０からカウントアップし、検出帰還信号ＳＦＢに同じ検出信号を再現する。このとき最大値検出部３０１は最大値検出動作は行わず、閾値演算部３０６は、演算された閾値データを位相データ制御部の比較器３１０に出力している。比較器３１０のもう一方の入力にはＡＤ変換されたデジタル帰還データＤｓが接続されており、水平クロック信号位相変化に応じて閾値データとデジタル帰還データの比較を行う。即ち、まず最大値検出終了後、水平クロック信号位相が初期状態に設定されると、この水平クロック信号位相と映像信号ｖｉｄｅｏ位相ではサンプリング結果である検出帰還信号レベルは０であり、（デジタル帰還データ）＜（閾値データ）である。水平クロック信号Ｋの位相を遅らせていくと、デジタル帰還データＤｓは増加してゆく。ラッチ部３１１は最初に（デジタル帰還データ）＞（閾値データ）となった位相データＤｐをサンプリング適正範囲の始めの位相データＡｌとして記憶する。そして位相データＡｌ記憶後、再び（デジタル帰還データ）＜（閾値データ）となる位相データＤｐをサンプリング適正範囲の終わりの位相データＡｈとしてラッチ部３１２が記憶する。演算部３１８は、適正サンプリング範囲の始めと終わりを示す位相データＡｌおよびＡｈから水平クロック信号の最適位置を演算し、最適位相データＡｏｐｔを出力する。本形態では、水平クロック信号Ｋの最適位相を適正サンプリング範囲の中央とし、最適位相データＡｏｐｔを
Ａｏｐｔ＝（Ａｌ＋Ａｈ）／２
とした例を示すが、Ａｏｐｔの設定は上述の場合に限定されるものではなく
（１）Ａｌデータに＋のオフセットを持たせる設定
（２）Ａｈデータに−のオフセットを持たせる設定
（３）（Ａｌ＋Ａｈ）×Ｍ（Ｍは正の実数）で設定する場合
と、自由に設定可能である。

位相データ制御部３０２において、適正値検出のシーケンスを終了するとモード信号Ｍ１はＬとし、ＳＷ３１７を最適位相データＡｏｐｔをクロック位相可変部３４０に出力できる状態に切り替える。クロック位相可変部３４０とタイミング制御部３５０は先に述べた図８の構成になっており、クロック位相可変部３４０及びタイミング制御部３５０によって、ＥＬパネル部において映像信号ｖｉｄｅｏが水平サンプリング信号によって最適にサンプリングできる位相の水平クロック信号が出力される。

このように本発明においては、試験用タイミング信号として、所定の位相ステップ期間内に、１方向に一度の変移が所定の変移幅以下であるように連続的に変化するように位相データを変化させて出力させた複数のタイミング信号を用い、複数の試験用映像信号をサンプリングして得られた複数のサンプリング結果に基づいて調整を行うことで駆動用タイミング信号の出力タイミングを最適化することができる。

上述のサンプリングタイミングの最適化動作は、映像信号ｖｉｄｅｏに対して、水平クロック信号の位相を、サンプリング動作が正常でないタイミング→正常なタイミング→正常でないタイミングとシーケンシャルにサンプリング動作モードを意識的に変えている。このようにサンプリング動作が正常でない動作モードを含むため、サンプリングタイミングの最適化動作は、電源起動（電源投入）時、スタンバイ時、垂直走査ブランキング期間中等、映像信号無信号時に行うのが望ましい。尚、電源投入時とは、画像表示を行うための電源供給の一部もしくは全部が停止されており、画像の表示が表示されていない状態から、画像表示するために必要な電源が供給された状態になるときのことを言う。またスタンバイ時とは画像表示を行うための電源供給の一部が停止されている状態のことを言う。

また、本実施形態では電流設定方式のＥＬパネルについて述べたが、電圧設定方式および映像信号を電圧サンプリングして画像を表示する液晶パネルの場合にも、サンプリング手段の出力をバッファ手段を介してタイミング信号発生手段に帰還することにより、上記実施形態で説明したものと同様にして本発明の実施が可能である。

また図１において、水平クロック信号がタイミング信号であり、タイミング信号を発生するタイミング信号発生回路、水平シフトレジスタで例示したサンプリング信号発生回路、少なくとも１つがタイミング信号発生回路に接続された列制御回路として例示したサンプリング回路が特に重要な回路であり、前記タイミング信号発生回路は、サンプリング回路である列制御回路から帰還入力された試験用出力に基づいて、駆動用タイミング信号の出力タイミングを決定する。

（実施の形態２）
本形態は、水平走査制御信号発生部以外の構成は実施の形態１と同様であり、以下、この部分の構成と動作について説明する。

図６は本発明の実施の形態２で使用する水平走査制御信号発生部のブロック図である。実施の形態２は、実施の形態１と同様に試験用映像信号ｖｉｄｅｏ位相に対し、タイミング信号である水平クロック信号および水平走査開始信号ＳＰの位相を変化させ、サンプリング回路である列制御回路の出力を検出帰還信号（試験用出力）としてタイミング信号発生手段に帰還させ、水平クロック信号位相変化に対する検出帰還信号レベルの変化の微分値によって適正サンプリングタイミングを検出し、水平クロック信号および水平走査開始位相を決定するものである。

図６において水平走査制御信号発生部に入力される検出帰還信号は、Ａ／Ｄ変換器６００でデジタル帰還データＤｓに変換される。デジタル帰還データＤｓは、ラッチ部６０１および減算器６０２に接続される。ラッチ部６０１は水平クロック信号の位相変化毎にデジタル帰還データＤｓをラッチする。減算器６０２の出力ｄｉｆｆ１は、ラッチ部６０３および減算器６０４に接続される。ラッチ部６０３は、ラッチ部６０１のラッチ結果が減算器６０２により演算された後で、次の水平クロック信号位相変化タイミングに十分余裕のある適当なタイミング信号によりラッチされる。ラッチ部６０３出力は、減算器６０４に接続され、減算器６０４出力ｄｉｆｆ２は検出帰還信号の２次微分（差分）の結果となる。

演算器６０５には、減算器６０４の出力ｄｉｆｆ２および、位相データ制御部の位相データＤｐが入力され、最適位相回転データＡｏｐｔをＳＷ６０８に出力する。ＳＷ６０８はサンプリングタイミング最適化動作後、モード信号Ｍ１により最適位相データが選択され、クロック位相可変部に最適位相回転データが出力される。そして、ＥＬパネル部において映像信号ｖｉｄｅｏを水平サンプリング信号が最適にサンプリングできるように、水平クロック信号位相および水平走査開始信号位相が決定される。

尚、演算器６０５には、図６において点線で示すように、減算器６０４の出力ｄｉｆｆ２の代わりに減算器６０２出力ｄｉｆｆ１を接続することも可能である。その場合、減算器６０４およびラッチ部６０３は不要である。

図７のタイミングチャートを用いて、本形態の表示装置の動作を説明する。

まずモード信号Ｍ１がＨになり、サンプリングタイミング最適化動作を開始する。実施形態１と同様、位相データ出力回路６０７から出力する位相データＤｐを変化させることで、水平クロック信号および水平走査開始信号ＳＰの位相を変化させ、水平クロック信号周期Ｔｏ分のパルス上の映像信号ｖｉｄｅｏを、水平サンプリング信号２０４の立下りタイミングがスキャンするようにする。図７において、ＳＦＢｄｉｆｆ１は検出帰還信号ＳＦＢの１階微分のイメージであり、ＳＦＢｄｉｆｆ２は、ＳＦＢの２次微分のイメージである。本実施形態では、検出帰還信号ＳＦＢはＡＤ変換器６００によりデジタル帰還データＤｓに変換されるので、減算器６０２出力がＳＦＢｄｉｆｆ１に相当し、減算器６０４出力がＳＦＢｄｉｆｆ２に相当する。

演算部６０４における最適位相データ決定方法を以下に述べる。

（Ａ）減算器６０４の出力ｄｉｆｆ２を使用する場合
図７に示すように減算器６０４の出力の最初の正のＤｍａｘ１時の位相データをＤｐｍａｘ１、最初の負の最大値Ｄｍｉｎ１時の位相データをＤｐｍｉｎ１、２番目の正の最大値Ｄｍａｘ２時の位相データをＤｐｍａｘ２、２番目の負の最大値Ｄｍｉｎ２時の位相データをＤｐｍｉｎ２、最適位相データＡｏｐｔとする。

方法１）Ａｏｐｔ＝（Ｄｐｍａｘ１＋Ｄｐｍｉｎ１）／２＋Ｄｐｍｉｎ１
方法２）Ａｏｐｔ＝（Ｄｐｍｉｎ１＋Ｄｐｍｉｎ２）／２
方法３）Ａｏｐｔ＝Ｄｐｍｉｎ１

（Ｂ）減算器６０２の出力ｄｉｆｆ１を使用する場合
図７に示すように減算器６０２出力の正のＤｍａｘ１時の位相データをＤｐｍａｘ１、負の最大値Ｄｍｉｎ１時の位相データをＤｐｍｉｎ１、最適位相データＡｏｐｔとする。また、Ｄｍａｘ１検出後に予め設定された閾値データＤｔｈをＤｄｉｆｆ１が下回った時の位相データをＤｐｘとする。

方法１）Ａｏｐｔ＝（Ｄｐｍａｘ１＋Ｄｐｍｉｎ１）／２
方法２）Ａｏｐｔ＝Ｄｐｘ
方法３）Ａｏｐｔ＝Ｄｐｘ＋Ｄｙ（Ｄｙは固定値データ）

実施の形態２のねらいは、検出帰還信号のサンプリング状態による変化量と変化の方向に着目したことである。したがって、上述した演算方法に限定されることはない。

本発明の表示装置の実施の形態１を示すブロック図である。図１の形態の表示装置で使用する水平走査制御信号発生部のブロック図である。電流設定方式による表示装置の全体回路のブロック図である。本発明の作用を説明するためのタイミングチャートである。本発明の実施の形態１を説明するタイミングチャートである。本発明の実施の形態２で使用する水平走査制御信号発生部のブロック図である。本発明の実施の形態２を説明するタイミングチャートである。クロック位相可変部の一例を示すブロック図である。水平クロックおよび水平走査開始信号タイミングである。映像信号と水平サンプリングの関係を説明するタイミングチャートである。電流設定方式の画素回路の一例を示す回路図である。図１１の画素回路の動作を説明するタイムチャートである。電流設定方式の画素回路の別の例を示す回路図である。図１３の動作を説明するタイムチャートである。電流設定方式のＥＬ素子駆動制御回路（列制御回路）の一例を示す回路図である。図１５の動作を説明するタイムチャートである。図１５に使用される電圧電流変換回路の回路図と、その電圧電流変換特性を説明する図である。（ａ）は電圧電流変換回路の一例を示す回路図である。（ｂ）は（ａ）の電圧電流変換特性を説明する図である。（ｃ）は電圧電流変換回路の別の例を示す回路図である。（ｄ）は（ｃ）の電圧電流変換特性を説明する図である。電圧設定方式による表示装置の全体回路を示す概略図である。電圧設定方式による画素回路の回路図である。電圧設定方式による列制御回路の回路図である。図１８の表示装置の動作を説明するタイミングチャートである。水平サンプリング信号の遅延を表すタイミングチャートである。

符号の説明

１，２０２列制御回路（サンプリング手段）
２画素回路
３，２００水平シフトレジスタ（サンプリング信号発生手段）
９画像表示部
５０水平走査制御信号発生部（タイミング信号発生手段）
ＳＦＢ検出帰還信号（試験用出力）

Claims

映像信号に基づいて画像を表示する表示装置であって、
タイミング信号を発生するタイミング信号発生回路、
複数のレジスタからなるシフトレジスタであって、前記タイミング信号に応じたタイミングで前記レジスタの各端子からサンプリング信号を発生するサンプリング信号発生回路、
前記サンプリング信号により規定されるサンプリング期間に前記映像信号をサンプリングして出力する複数のサンプリング回路、を有し、
前記複数のサンプリング回路の１つは前記タイミング信号発生回路に接続されており、前記タイミング信号発生回路に接続されたサンプリング回路は、前記タイミング信号発生回路が発生する試験用タイミング信号に対応する前記サンプリング信号により規定される前記サンプリング期間に試験用の映像信号をサンプリングすることで得られる試験用出力を前記タイミング信号発生回路に入力し、
前記タイミング信号発生回路は、前記入力された試験用出力に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを制御するものであることを特徴とする表示装置。
出力タイミングの異なる複数の試験用タイミング信号それぞれに対応する前記試験用出力の微分値に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを制御する請求項１に記載の表示装置。
出力タイミングの異なる複数の試験用タイミング信号それぞれに対応する前記試験用出力の２次微分値に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを調整する請求項１に記載の表示装置。
画像を表示する画像表示部を構成する画素に映像信号をプログラミングしない期間に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項１に記載の表示装置。
電源投入時またはスタンバイ時に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項１に記載の表示装置。
垂直ブランキング期間に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項１に記載の表示装置。
前記サンプリング回路の出力が電流信号である請求項１に記載の表示装置。
前記サンプリング回路の出力が電圧信号であって、レベル変換回路を介した前記サンプリング回路の試験用出力に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項１に記載の表示装置。