JP4838498B2 - 表示装置 - Google Patents
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Description
タイミング信号を発生するタイミング信号発生回路、
複数のレジスタからなるシフトレジスタであって、前記タイミング信号に応じたタイミングで前記レジスタの各端子からサンプリング信号を発生するサンプリング信号発生回路、
前記サンプリング信号により規定されるサンプリング期間に前記映像信号をサンプリングして出力する複数のサンプリング回路、を有し、
前記複数のサンプリング回路の1つは前記タイミング信号発生回路に接続されており、前記タイミング信号発生回路に接続されたサンプリング回路は、前記タイミング信号発生回路が発生する試験用タイミング信号に対応する前記サンプリング信号により規定される前記サンプリング期間に試験用の映像信号(以下、「試験用のサンプリング対象信号」ということもある。)をサンプリングすることで得られる試験用出力を前記タイミング信号発生回路に入力し、
前記タイミング信号発生回路は、前記入力された試験用出力に基づいて、前記タイミング信号と前記映像信号(以下、「サンプリング対象信号」ということもある。)との相対的な出力タイミングを制御することに特徴を有する。
EL素子は、薄膜トランジスタ(TFT)で構成された画素回路2を2次元に配列したパネル型画像表示システム(以後表示装置と言う)に応用されている。このような表示装置において、EL素子の発光を設定する方法として電圧設定方式がある。電圧設定方式によるカラー化した表示装置の回路構成を図18に示す。
列制御回路22の構成は、図20に示す様に水平サンプリング信号SPがM1/Gに接続され、M1/Sに入力映像信号video(RGBの1つ)が接続され、M1/Dに列制御信号14である映像電圧データv(data)を出力する非常に簡単な構成である。尚、本明細書中においては説明の便宜上、トランジスタのゲート電極、ソース電極、ドレイン電極をそれぞれ/G、/S、/Dの略号にて示す。また、信号とそれを供給する信号線とを特に区別せずに表現することもある。
電圧設定方式の画素回路2の構成を図19に示す。電圧データv(data)はM3/Sに接続される。行制御信号20はP13、P14、P15であり各々M3/G、M2/G、M4/Gに接続される。M3/Dは容量C2に接続され、容量C2はソースが電源に接続された容量C1とM1/Gに接続される。M1/DとM1/Gは各々M2/DとM2/Sに接続され、M1/DはM4/Sに接続されM4/Dは一端が設置されたEL素子の電流注入端子に接続される。
時間t1〜t5において該当行の画素回路2の行制御信号P13〜P15は、各々Hレベル、Hレベル、Lレベルになっており、時間t1〜t2において各水平サンプリングパルスSPは一斉にHレベルに変化しても該当画素回路2のM2、M3、M4が各々OFF、OFF、ONのままであるので、容量C1及びM1のゲート容量の保持電圧である該当画素回路2のM1/G電圧によって決定されるM1のドレイン電流が該当EL素子に注入され、発光を継続している。水平ブランキング期間内の時間t1〜t2において入力映像信号video電圧は図21に示すように黒レベル近傍の電圧Vblである。
時刻t5において、該当行の行制御信号P13及びP15はLレベル及びHレベルに変化する。そして時間t5〜t6において、再び各水平サンプリングパルスSPは一斉にHレベルに変化するともに、このとき入力映像信号であるブランキング電圧が列制御信号14とされる。
時刻t9において、P13及びP15は再びHレベル及びLレベルに変化して、該当画素回路2のM3及びM4はOFF及びON状態になる。このため変化した該当画素回路のM1/G電圧によって決定されるM1のドレイン電流が該当EL素子に注入され発光量の変化が起こりこの状態が保持される。
図8に水平走査制御信号発生部が有する調整回路であり、サンプリング信号のタイミングを制御するためにクロック信号の位相を調整する水平クロック位相可変部の一例を示す。尚、図8においては、クロック信号CLK周期の1/8精度で位相を可変できる場合の例を示している。
表示装置におけるEL素子の他の発光設定方法として電流設定方式がある。電流設定方式によるカラー化した表示装置の回路構成を図3に示す。尚、ここでは図18の電圧設定方式による表示装置との違いについて説明する。
電流設定方式の表示装置の水平画素数と同数配列されるサンプリング回路である列制御回路1の構成を図15に示す。入力映像情報は映像信号video及び基準信号REFであり、各々M1/S、M2/S及びM5/S、M6/Sに入力される。ゲート回路15より出力される水平サンプリング信号群18は各々SPa及びSPbからなり、列制御回路1のM1/G、M5/G及びM2/G、M6/Gに接続される。M1/D、M2/D、M5/D及びM6/Dには各々容量C1、C2、C3及びC4が接続されるとともに、M3/S、M4/S、M7/S、及びM8/Sに接続される。制御信号19はP11及びP12であり、各々M3/G、M7/G及びM4/G、M8/Gに接続される。M3/DとM4/D及びM7/DとM8/Dは各々接続されてv(data)及びv(REF)として電圧電流変換回路gmに入力される。電圧電流変換回路gmには基準電流設定バイアスVBが入力され列制御信号14をして使用される電流データi(data)を出力する。
図13は電流設定方式の画素回路2の構成例である。P9及びP10が行制御信号20であり、列制御信号14として電流データi(data)が入力され、M1/Dは接地されたEL素子の電流注入端子に接続されている。
図1に本発明の実施の形態1を説明するブロック図を示す。図1に示す形態の表示装置は、図3におけるN列分の水平シフトレジスタ3(第1のサンプリング信号発生回路)および水平サンプリングゲート回路15の最終段に、同じ回路構成の1列分の水平シフトレジスタ200(第2のサンプリング信号発生回路)および水平サンプリングゲート回路201を追加して、N+1列の水平シフトレジスタ(サンプリング信号発生回路)を有する構成となっている。水平シフトレジスタ3及び200には、タイミング信号発生回路である水平走査制御信号発生部50が発生するタイミング信号である水平クロック信号が供給される。水平シフトレジスタ3及び200は、このタイミング信号により与えられるタイミングでサンプリング信号を発生する。水平サンプリングゲート回路201の水平サンプリング信号出力は、1列分/1色分の列制御回路202(第2のサンプリング回路)に接続されている。列制御回路202の構成は、列制御回路1(第1のサンプリング回路)の1回路分と同じであり、映像信号videoの1つが入力されている。列制御回路202の列制御信号出力は、画素回路には接続されておらず、タイミング信号発生回路に検出帰還信号SFBとして出力される。このように本発明においては、サンプリング回路は少なくとも1つの出力をタイミング信号発生回路に帰還入力することができるようにタイミング信号発生回路に接続されていればよく、全てのサンプリング回路がタイミング信号発生回路に接続されている必要はない。好ましくは図1に示すように、タイミング信号発生回路に試験用出力を帰還入力するための、即ち画像表示部に接続されていないサンプリング信号発生回路(200)及びサンプリング回路(202)を有していることである。尚、図1において、破線で囲まれた部分9は画像表示部であり、図3に例示される従来の電流設定方式のELパネルと同様の構成とすればよく、他の部分に関しても本形態において特に説明しない部分については従来と同様である。
Aopt=(Al+Ah)/2
とした例を示すが、Aoptの設定は上述の場合に限定されるものではなく
(1)Alデータに+のオフセットを持たせる設定
(2)Ahデータに−のオフセットを持たせる設定
(3)(Al+Ah)×M (Mは正の実数)で設定する場合
と、自由に設定可能である。
本形態は、水平走査制御信号発生部以外の構成は実施の形態1と同様であり、以下、この部分の構成と動作について説明する。
図7に示すように減算器604の出力の最初の正のDmax1時の位相データをDpmax1、最初の負の最大値Dmin1時の位相データをDpmin1、2番目の正の最大値Dmax2時の位相データをDpmax2、2番目の負の最大値Dmin2時の位相データをDpmin2、最適位相データAoptとする。
方法2)Aopt=(Dpmin1+Dpmin2)/2
方法3)Aopt=Dpmin1
図7に示すように減算器602出力の正のDmax1時の位相データをDpmax1、負の最大値Dmin1時の位相データをDpmin1、最適位相データAoptとする。また、Dmax1検出後に予め設定された閾値データDthをDdiff1が下回った時の位相データをDpxとする。
方法2)Aopt=Dpx
方法3)Aopt=Dpx+Dy (Dyは固定値データ)
2 画素回路
3,200 水平シフトレジスタ(サンプリング信号発生手段)
9 画像表示部
50 水平走査制御信号発生部(タイミング信号発生手段)
SFB 検出帰還信号(試験用出力)
Claims (8)
- 映像信号に基づいて画像を表示する表示装置であって、
タイミング信号を発生するタイミング信号発生回路、
複数のレジスタからなるシフトレジスタであって、前記タイミング信号に応じたタイミングで前記レジスタの各端子からサンプリング信号を発生するサンプリング信号発生回路、
前記サンプリング信号により規定されるサンプリング期間に前記映像信号をサンプリングして出力する複数のサンプリング回路、を有し、
前記複数のサンプリング回路の1つは前記タイミング信号発生回路に接続されており、前記タイミング信号発生回路に接続されたサンプリング回路は、前記タイミング信号発生回路が発生する試験用タイミング信号に対応する前記サンプリング信号により規定される前記サンプリング期間に試験用の映像信号をサンプリングすることで得られる試験用出力を前記タイミング信号発生回路に入力し、
前記タイミング信号発生回路は、前記入力された試験用出力に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを制御するものであることを特徴とする表示装置。 - 出力タイミングの異なる複数の試験用タイミング信号それぞれに対応する前記試験用出力の微分値に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを制御する請求項1に記載の表示装置。
- 出力タイミングの異なる複数の試験用タイミング信号それぞれに対応する前記試験用出力の2次微分値に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを調整する請求項1に記載の表示装置。
- 画像を表示する画像表示部を構成する画素に映像信号をプログラミングしない期間に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項1に記載の表示装置。
- 電源投入時またはスタンバイ時に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項1に記載の表示装置。
- 垂直ブランキング期間に、前記タイミング信号発生回路から前記試験用タイミング信号を発生させて前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項1に記載の表示装置。
- 前記サンプリング回路の出力が電流信号である請求項1に記載の表示装置。
- 前記サンプリング回路の出力が電圧信号であって、レベル変換回路を介した前記サンプリング回路の試験用出力に基づいて、前記タイミング信号と前記映像信号との相対的な出力タイミングを決定する請求項1に記載の表示装置。
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