JP4462769B2 - 自動調整方法および自動調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
自動調整方法および自動調整回路に関する。
【０００２】
【従来の技術】
液晶表示装置の映像サンプリングクロック位相の自動調整においては、ＣＰＵから位相制御データを送信し、設定した位相値にてサンプリングし表示された画像から検出される映像検出データをＣＰＵが受信する処理を、位相値を変化させながら繰り返し、受信した映像検出データを元に最適な位相値を決定する手法が用いられる。自動位相調整では、位相設定データを送信する期間及び設定した位相値にてサンプリングした画像を１画面分表示する期間のウェイト時間が必要である。
【０００３】
従来の技術を図６，図７および図８を用いて説明する。
【０００４】
図６は従来の自動位相調整の回路構成例、図７は従来の自動位相調整のフローチャートの一例、図８は従来の自動位相調整のタイミングチャートの一例である。
【０００５】
パーソナルコンピュータ等のアナログ映像入力信号Ｖ１０１をサンプリングパルスＳ１０７でサンプリングし、デジタル映像信号Ｖ１０２に変換するＡ／Ｄ変換部１０１，デジタル映像信号Ｖ１０２の色補正やスケーリング処理を行うデジタル映像信号処理部１０２，信号処理されたデジタル映像信号Ｖ１０３を表示するための表示部１０３，水平同期信号Ｓ１０１からアナログ映像信号をサンプリングするクロックパルスＳ１０５を発生させるクロックパルス生成部１０５，クロックパルスＳ１０５の位相を制御する位相制御部１０６，クロックパルスの周波数制御データＳ１０３，位相制御データＳ１０４を出力する等、各周辺回路の制御を行うＣＰＵ１０４，デジタル映像信号Ｖ１０２から自動調整に使用する映像検出データＳ１０６を算出し、Ｓ１０２をトリガとして映像検出データＳ１０６を出力する映像検出部１０８，映像検出データＳ１０６を保持し、ＣＰＵ１０４の読み込み処理により映像検出データＳ１０６を出力する映像検出データメモリ部１０９を有する。
【０００６】
従来の自動位相調整の動作について説明する。位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとする。
【０００７】
処理Ｆ７０１では、位相シフト量CLK_DLYを０に設定する。ＣＰＵ１０４は位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 0)を出力する。
【０００８】
処理Ｆ７０２では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ７０３に移行する。
【０００９】
処理Ｆ７０３では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ７０４に移行する。
【００１０】
処理Ｆ７０４では、位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認する。位相シフト量が最大値に達したときには処理Ｆ７０７に移行する。位相シフト量が最大値に達していないときには処理Ｆ７０５に移行する。
【００１１】
処理Ｆ７０５では、ＣＰＵ１０４は映像検出データメモリ部１０９から CLK_DLY = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データＳ１０６は各位相設定値での最適位相判別データとしてＣＰＵ１０４の図示しないＲＡＭに保持される。
【００１２】
処理Ｆ７０６では、ＣＰＵ１０４から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = CLK_DLY+1 = 1)が出力される。処理Ｆ７０６が終了すると再び処理Ｆ７０２に戻る。この処理は、処理Ｆ７０４の条件が満たされるまで繰り返される。
【００１３】
処理Ｆ７０７では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を読み込む。ＣＰＵ１０４はこの時点でCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００１４】
処理Ｆ７０８では、ＣＰＵ１０４は取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する。
【００１５】
処理Ｆ７０９では、ＣＰＵ１０４は、求めた位相最適値を位相制御データＳ１０４として位相制御部１０６に出力する。位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。以下、通常表示状態と同様に処理を行い、最適位相でサンプリングした映像が表示部１０３にて表示される。
【００１６】
一連の処理にかかるウェイト時間は(垂直同期期間×（(DLY_MAX+1)×２）)となる。
【００１７】
【発明が解決しようとする課題】
上述の従来技術では、最初に処理位相シフト量CLK_DLYを０に設定し、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みを２回ウェイトすることで設定した位相値にてサンプリングした画像を１画面分表示する期間をとっているためウェイト時間を短く出来ず、自動調整に時間がかかるという問題があった。
【００１８】
パーソナルコンピュータ等のアナログ映像出力信号をサンプリングして表示する液晶表示装置の映像サンプリングクロック位相の自動調整においては、ＣＰＵから位相制御データを送信し、設定した位相値にてサンプリングし表示された画像から検出される映像検出データをＣＰＵが受信する処理を位相値を変化させながら繰り返し、受信した映像検出データを元に最適な位相値を決定する手法が用いられる。位相最適値の決定方法としては、隣接画素間の輝度差分値を１画面分積算した値を利用する手法等がある。従来はいずれの方法においても、位相設定データを送信する期間及び設定した位相値にてサンプリングした画像を１画面分測定する期間のウェイト時間が必要である。一般的には垂直同期信号を割込信号として２回割込が入る期間ウェイトしているため、自動調整が終了するまでに時間がかかるという問題があった。
【００１９】
本発明の目的は、自動調整にかかる時間を大幅に短縮する自動調整方法および自動調整回路を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は、液晶表示装置の自動位相調整において１画面のウェイト期間中に位相設定データを送信して自動調整の処理手順を効率化することにより、自動調整にかかる時間を大幅に短縮する自動調整方法を提供し、また、位相制御データメモリ部，映像検出データメモリ部及び垂直同期信号によるトリガ入力を有する自動調整回路によって自動調整を行い、ＣＰＵとの通信速度に制限のある場合でも自動調整にかかる時間を大幅に短縮する自動調整方法および自動調整回路を提供するものである。
【００２１】
ＣＰＵは位相制御データメモリ部に位相制御データ(CLK_DLY = 0)を出力する。次にトリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると、位相制御データメモリ部から位相制御部に位相制御データ(CLK_DLY = 0)が転送される。ＣＰＵは位相制御データメモリ部に位相制御データ(CLK_DLY = 1)を出力する。
【００２２】
次に、トリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると、位相制御データメモリ部から位相制御部に位相制御データ(CLK_DLY = 1)が転送される。映像検出部ではCLK_DLY = 0での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部にCLK_DLY = 0のときの映像検出データ(VIDEO_DATA(0))を転送する。
【００２３】
次に、ＣＰＵは位相制御データメモリ部に位相制御データ(CLK_DLY = CLK_DLY+1 = 2)を出力し、映像検出データメモリ部からCLK_DLY = CLK_DLY-2 = 0のときの映像検出データ(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データは各位相設定値での最適位相判別データとしてＣＰＵのＲＡＭに保持される。位相シフト量CLK_DLYが最大値DLY_MAXに達するまで繰り返し、ＣＰＵはCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００２４】
ＣＰＵは取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算し、求めた位相最適値を位相制御データとして位相制御部に出力し、最適位相でサンプリングした映像が表示部にて表示される。
本発明の自動調整回路は、
上述した自動調整方法を実行する自動調整回路であって、水平同期信号からアナログ映像信号をサンプリングするクロックパルスを発生させるクロックパルス生成部と、クロックパルスの位相遅延量を制御してサンプリングパルスを生成する位相制御部と、アナログ映像信号を前記サンプリングパルスでサンプリングしてデジタル映像信号へ変換するＡ／Ｄ変換部と、デジタル映像信号の色補正やスケーリング処理を行うデジタル映像信号処理部と、処理されたデジタル映像信号を表示するための表示部と、クロックパルスの周波数制御データを出力し、各周辺回路の制御を行うとともに、垂直同期信号をトリガとしてクロックパルスの位相遅延量を制御するための位相制御データを前記位相制御部へ出力するＣＰＵと、デジタル映像信号から自動調整に使用する映像検出データを算出し、垂直同期信号をトリガとして映像検出データを出力する映像検出部と、映像検出データを保持し、ＣＰＵの読み込み処理により映像検出データを出力する映像検出データメモリ部とを有する。
また、上述した自動調整方法を実行する自動調整回路であって、水平同期信号からアナログ映像信号をサンプリングするクロックパルスを発生させるクロックパルス生成部と、クロックパルスの位相遅延量を制御してサンプリングパルスを生成する位相制御部と、アナログ映像信号をサンプリングパルスでサンプリングしてデジタル映像信号へ変換するＡ／Ｄ変換部と、デジタル映像信号の色補正やスケーリング処理を行うデジタル映像信号処理部と、処理されたデジタル映像信号を表示するための表示部と、クロックパルスの周波数制御データを出力し、各周辺回路の制御を行うとともに、垂直同期信号をトリガとしてクロックパルスの位相遅延量を制御するための位相制御データを位相制御部へ出力するＣＰＵと、ＣＰＵからの位相制御データを保持し、垂直同期信号をトリガとして位相制御部へ位相制御データを転送する位相制御データメモリ部と、デジタル映像信号から自動調整に使用する映像検出データを算出し、垂直同期信号をトリガとして映像検出データを出力する映像検出部と、映像検出データを保持し、ＣＰＵの読み込み処理により映像検出データを出力する映像検出データメモリ部とを有してもよい。
また、垂直同期信号の代わりにＣＰＵが生成する割込信号を使用してもよい。
本発明の表示装置は、
上述の自動調整回路を有する。
【００２５】
本発明の第一の特徴は、ＣＰＵの通信速度が速くできる場合、自動位相調整の手順として、垂直同期割込直後に位相シフト量CLK_DLY = nを設定し、次の割込が垂直同期発生したときに位相シフト量CLK_DLY = n+1を設定した後映像検出データVIDEO_DATA(n)を読み込む点である。
【００２６】
本発明の第二の特徴は、自動調整回路として位相制御データメモリ部及び垂直同期信号によるトリガ入力を有する点である。
【００２７】
本発明の第三の特徴は、自動位相調整においてＣＰＵから位相制御データメモリ部に位相制御データを出力する点である。
【００２８】
本発明の第四の特徴は、トリガパルスとなる垂直同期信号の割り込みが発生すると、位相制御データメモリ部から位相制御部に位相制御データが転送される点である。
【００２９】
【発明の実施の形態】
（本発明の第一の実施の形態）
本発明の第一の実施の形態を図６に示す。
【００３０】
図６は自動調整回路の構成例である。
【００３１】
パーソナルコンピュータ等のアナログ映像入力信号Ｖ１０１をサンプリングパルスＳ１０７でサンプリングし、デジタル映像信号Ｖ１０２に変換するＡ／Ｄ変換部１０１，デジタル映像信号Ｖ１０２の色補正やスケーリング処理を行うデジタル映像信号処理部１０２，信号処理されたデジタル映像信号Ｖ１０３を表示するための表示部１０３，水平同期信号Ｓ１０１からアナログ映像信号をサンプリングするクロックパルスＳ１０５を発生させるクロックパルス生成部１０５，クロックパルスＳ１０５の位相を制御する位相制御部１０６，クロックパルスの周波数制御データＳ１０３，位相制御データＳ１０４を出力する等、各周辺回路の制御を行うＣＰＵ１０４，デジタル映像信号Ｖ１０２から自動調整に使用する映像検出データＳ１０６を算出し、Ｓ１０２をトリガとして映像検出データＳ１０６を出力する映像検出部１０８，映像検出データＳ１０６を保持し、ＣＰＵ１０４の読み込み処理により映像検出データＳ１０６を出力する映像検出データメモリ部１０９を有する。
【００３２】
次に本発明の第一の実施の形態の動作を、図１，図２および図６を参照しながら説明する。
【００３３】
図１は本発明の自動位相調整のフローチャートの一例、図２は本発明の自動位相調整のタイミングチャートの一例である。
【００３４】
まず、通常表示状態での回路動作について説明する。ＣＰＵ１０４はクロックパルス生成部１０５に周波数制御データＳ１０３を、位相制御部１０６に位相制御データＳ１０４を出力し、クロックパルス生成部１０５では水平同期信号Ｓ１０１を基本クロックとして周波数制御データＳ１０３に従ってクロックパルスＳ１０５を生成し、位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。Ａ／Ｄ変換部１０１ではサンプリングパルスＳ１０７でアナログ映像入力信号Ｖ１０１をサンプリングし、デジタル映像信号Ｖ１０２に変換してデジタル映像信号処理部１０２に出力する。デジタル映像信号処理部１０２ではデジタル映像信号Ｖ１０２の色補正やスケーリング処理等を行い表示部１０３で表示するためのデジタル映像信号Ｖ１０３に変換し、表示部１０３にて映像として表示される。
【００３５】
次に自動位相調整を行った場合の動作について説明する。位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとする。
【００３６】
処理Ｆ１０１では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ１０２に移行する。
【００３７】
処理Ｆ１０２では、位相シフト量CLK_DLYを０に設定する。ＣＰＵ１０４は位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 0)を出力する。
【００３８】
処理Ｆ１０３では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ１０４に移行する。処理Ｆ１０３のウェイト期間はCLK_DLY = 0での１画面分にあたる。映像検出部１０８ではCLK_DLY = 0での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部１０９にCLK_DLY = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を転送する。
【００３９】
処理Ｆ１０４では、位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認する。位相シフト量が最大値に達したときには処理Ｆ１０７に移行する。位相シフト量が最大値に達していないときには処理Ｆ１０５に移行する。
【００４０】
処理Ｆ１０５では、位相シフト量CLK_DLYを１増加した値を設定する。ＣＰＵ１０４から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = CLK_DLY+1 = 1)が出力される。
【００４１】
処理Ｆ１０６では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = CLK_DLY-1 = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データＳ１０６は各位相設定値での最適位相判別データとしてＣＰＵ１０４の図示しないＲＡＭに保持される。処理Ｆ１０６が終了すると再び処理Ｆ１０３に戻る。この処理は、処理Ｆ１０４の条件が満たされるまで繰り返される。
【００４２】
処理Ｆ１０７では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を読み込む。ＣＰＵ１０４はこの時点でCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００４３】
処理Ｆ１０８では、ＣＰＵ１０４は取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する。
【００４４】
処理Ｆ１０９では、ＣＰＵ１０４は、求めた位相最適値を位相制御データＳ１０４として位相制御部１０６に出力する。位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。以下、通常表示状態と同様に処理を行い、最適位相でサンプリングした映像が表示部１０３にて表示される。
【００４５】
一連の処理にかかるウェイト時間は(垂直同期期間×（(DLY_MAX+1)+1)）となる。
【００４６】
このように、本発明の第一の実施の形態の自動調整方法を用いて自動位相調整を行うことによりウェイト時間を半分近くまで短縮することが可能となる。
【００４７】
本発明の第一の実施の形態において、位相を変化させたサンプリングパルスにてＡ／Ｄ変換部でサンプリングされたデジタル映像信号が映像検出部に入力されるには、割り込みが発生してＣＰＵから位相制御部へ位相制御データが送信される時間と位相制御部でサンプリングパルス位相を制御して出力するまでの時間の和が、垂直同期パルス期間と映像バックポーチ期間の和よりも短くなければならないという条件がある。一般的には位相制御部でサンプリングパルス位相を制御して出力するまでの時間はごく短く、１水平同期期間もかからない程度であるので、ＣＰＵから位相制御部へ位相制御データを送信する時間が大きく影響する。ＣＰＵの通信速度が速くできないようなシステムでは本発明の第一の実施の形態の自動調整方法は用いることが出来ない。
【００４８】
本発明の第一の実施の形態の問題を解決する方法として、位相制御データメモリ部，映像検出データメモリ部及び垂直同期信号によるトリガ入力を有する自動調整回路を用いた、通信速度が速くできない場合の自動位相調整方法を第二の実施の形態として以下に示す。
【００４９】
（本発明の第二の実施の形態）
本発明の第二の実施の形態を図３に示す。
【００５０】
図３は自動調整にかかる時間を大幅に短縮する自動調整回路の構成例である。
【００５１】
アナログ映像入力信号Ｖ１０１をサンプリングパルスＳ１０７でサンプリングし、デジタル映像信号Ｖ１０２に変換するＡ／Ｄ変換部１０１，デジタル映像信号Ｖ１０２の色補正やスケーリング処理を行うデジタル映像信号処理部１０２，信号処理されたデジタル映像信号Ｖ１０３を表示するための表示部１０３，水平同期信号Ｓ１０１からアナログ映像信号をサンプリングするクロックパルスＳ１０５を発生させるクロックパルス生成部１０５，クロックパルスＳ１０４の位相を制御する位相制御部１０６，クロックパルスの周波数制御データＳ１０３，位相制御データＳ１０４を出力する等、各周辺回路の制御を行うＣＰＵ１０４，ＣＰＵ１０４からの位相制御データＳ１０４を保持し、垂直同期信号Ｓ１０２をトリガとして位相制御部１０６に位相制御データＳ１０４を転送する位相制御データメモリ部１０７，デジタル映像信号Ｖ１０２から自動調整に使用する映像検出データＳ１０６を算出し、垂直同期信号Ｓ１０２をトリガとして映像検出データＳ１０６を出力する映像検出部１０８，映像検出データＳ１０６を保持し、ＣＰＵ１０４の読み込み処理により映像検出データＳ１０６を出力する映像検出データメモリ部１０９を有する。
【００５２】
次に本発明の第二の実施の形態の動作を、図３，図４および図５を参照しながら説明する。
【００５３】
図４は本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のフローチャートの一例、図５は本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のタイミングチャートの一例である。
【００５４】
まず、通常表示状態での回路動作について説明する。ＣＰＵ１０４はクロックパルス生成部１０５に周波数制御データＳ１０３を、位相制御データメモリ部１０７を介して位相制御部１０６に位相制御データＳ１０４を出力し、クロックパルス生成部１０５では水平同期信号Ｓ１０１を基本クロックとして周波数制御データＳ１０３に従ってクロックパルスＳ１０５を生成し、位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。Ａ／Ｄ変換部１０１ではサンプリングパルスＳ１０７でアナログ映像入力信号Ｖ１０１をサンプリングし、デジタル映像信号Ｖ１０２に変換してデジタル映像信号処理部１０２に出力する。デジタル映像信号処理部１０２ではデジタル映像信号Ｖ１０２の色補正やスケーリング処理等を行い表示部１０３で表示するためのデジタル映像信号Ｖ１０３に変換し、表示部１０３にて映像として表示される。
【００５５】
次に自動位相調整を行った場合の動作について説明する。位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとする。
【００５６】
処理Ｆ２０１では、位相シフト量CLK_DLYを０に設定する。ＣＰＵ１０４は位相制御データメモリ部１０７に位相制御データＳ１０４(CLK_DLY = 0)を出力する。
【００５７】
処理Ｆ２０２では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると、位相制御データメモリ部１０７から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 0)が転送される。
【００５８】
処理Ｆ２０３では、位相シフト量CLK_DLYを１に設定する。ＣＰＵ１０４は位相制御データメモリ部１０７に位相制御データＳ１０４(CLK_DLY = 1)を出力する。
【００５９】
処理Ｆ２０４では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると、位相制御データメモリ部１０７から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 1)が転送される。また、処理Ｆ２０４のウェイト期間はCLK_DLY = 0での１画面分にあたる。映像検出部１０８ではCLK_DLY = 0での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部１０９にCLK_DLY = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を転送する。
【００６０】
処理Ｆ２０５では、位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認する。位相シフト量が最大値に達したときには処理Ｆ２０８に移行する。位相シフト量が最大値に達していないときには処理Ｆ２０６に移行する。
【００６１】
処理Ｆ２０６では、位相シフト量CLK_DLYを１増加した値を設定する。ＣＰＵ１０４は位相制御データメモリ部１０７に位相制御データＳ１０４(CLK_DLY = CLK_DLY+1 = 2)を出力する。
【００６２】
処理Ｆ２０７では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = CLK_DLY-2 = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データＳ１０６は各位相設定値での最適位相判別データとしてＣＰＵ１０４の図示しないＲＡＭに保持される。処理Ｆ２０７が終了すると再び処理Ｆ２０４に戻る。この処理は、処理Ｆ２０５の条件が満たされるまで繰り返される。
【００６３】
処理Ｆ２０８では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAX-1のときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX-1))を読み込む。
【００６４】
処理Ｆ２０９では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。処理Ｆ２０９のウェイト期間はCLK_DLY = DLY_MAXでの１画面分にあたる。映像検出部１０８ではCLK_DLY = DLY_MAXでの１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部１０９にCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を転送する。
【００６５】
処理Ｆ２１０では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を読み込む。ＣＰＵ１０４はこの時点でCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００６６】
処理２１１では、ＣＰＵ１０４は取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する。
【００６７】
処理２１２では、ＣＰＵ１０４は位相制御データメモリ部１０７を介して、求めた位相最適値を位相制御データＳ１０４として位相制御部１０６に出力する。位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。以下、通常表示状態と同様に処理を行い、最適位相でサンプリングした映像が表示部１０３にて表示される。
【００６８】
一連の処理にかかるウェイト時間は(垂直同期期間×（(DLY_MAX+1)+2)）となる。
【００６９】
このように、位相制御部に出力する位相制御データを保持する位相制御データメモリ部を追加することにより、ＣＰＵの通信速度が速くできない場合にもあらかじめ位相制御データを送信しておくことが出来、垂直同期信号割込後位相制御部へ位相制御データが転送される時間と位相制御部でサンプリングパルスの位相を制御して出力するまでの時間の和は垂直同期パルス期間と映像バックポーチ期間の和よりも十分短いので、第一の実施の形態と同様にウェイト時間を半分近くまで短縮することが可能となる。
【００７０】
本実施の形態では、割込信号として垂直同期信号を使用しているが、ＣＰＵが生成する割込信号等を用いても構わない。
【００７１】
また、本実施の形態では液晶表示装置の自動位相調整の場合について説明しているが、自動調整に限らず、一定のウェイト時間を必要とし繰り返しデータサンプルが必要なデータ処理を行うシステムに対して用いることが可能であり、液晶表示装置の自動位相調整に限らない。
【００７２】
【発明の効果】
以上説明したように、本発明には以下の効果がある。
【００７３】
本発明の第一の効果は、ＣＰＵの通信速度が速くできる場合、自動位相調整の手順として、垂直同期割込直後に位相シフト量CLK_DLY = nを設定し、次の割込が垂直同期発生したときに位相シフト量CLK_DLY = n+1を設定した後、映像検出データVIDEO_DATA(n)を読み込むことで、回路構成の変更なしに自動調整にかかる時間を短縮できる点である。
【００７４】
本発明の第二の効果は、自動調整回路として位相制御データメモリ部，映像検出データメモリ部及び垂直同期信号によるトリガ入力を有することで、ＣＰＵの通信速度が速くできない場合にも自動調整にかかる時間を短縮できる点である。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の回路構成で自動位相調整を行った場合のフローチャートの一例を示す図である。
【図２】本発明の第一の実施の形態の回路構成で自動位相調整を行った場合のタイミングチャートの一例を示す図である。
【図３】本発明の第二の実施の形態の回路構成を示す図である。
【図４】本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のフローチャートの一例を示す図である。
【図５】本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のタイミングチャートの一例を示す図である。
【図６】従来の自動位相調整の回路構成例を示す図である。
【図７】従来の自動位相調整のフローチャートの一例を示す図である。
【図８】従来の自動位相調整のタイミングチャートの一例を示す図である。
【符号の説明】
１０１ Ａ／Ｄ変換部
１０２ デジタル映像信号処理部
１０３ 表示部
１０４ ＣＰＵ
１０５ クロックパルス生成部
１０６ 位相制御部
１０７ 位相制御データメモリ部
１０８ 映像検出部
１０９ 映像検出データメモリ部
Ｓ１０１ 水平同期信号
Ｓ１０２ 垂直同期信号
Ｓ１０３ クロックパルスの周波数制御データ
Ｓ１０４ 位相制御データ
Ｓ１０５ クロックパルス
Ｓ１０６ 映像検出データ
Ｓ１０７ サンプリングパルス
Ｖ１０１ アナログ映像入力信号
Ｖ１０２ デジタル映像信号
Ｖ１０３ デジタル映像信号
【発明の属する技術分野】
自動調整方法および自動調整回路に関する。
【０００２】
【従来の技術】
液晶表示装置の映像サンプリングクロック位相の自動調整においては、ＣＰＵから位相制御データを送信し、設定した位相値にてサンプリングし表示された画像から検出される映像検出データをＣＰＵが受信する処理を、位相値を変化させながら繰り返し、受信した映像検出データを元に最適な位相値を決定する手法が用いられる。自動位相調整では、位相設定データを送信する期間及び設定した位相値にてサンプリングした画像を１画面分表示する期間のウェイト時間が必要である。
【０００３】
従来の技術を図６，図７および図８を用いて説明する。
【０００４】
図６は従来の自動位相調整の回路構成例、図７は従来の自動位相調整のフローチャートの一例、図８は従来の自動位相調整のタイミングチャートの一例である。
【０００５】
パーソナルコンピュータ等のアナログ映像入力信号Ｖ１０１をサンプリングパルスＳ１０７でサンプリングし、デジタル映像信号Ｖ１０２に変換するＡ／Ｄ変換部１０１，デジタル映像信号Ｖ１０２の色補正やスケーリング処理を行うデジタル映像信号処理部１０２，信号処理されたデジタル映像信号Ｖ１０３を表示するための表示部１０３，水平同期信号Ｓ１０１からアナログ映像信号をサンプリングするクロックパルスＳ１０５を発生させるクロックパルス生成部１０５，クロックパルスＳ１０５の位相を制御する位相制御部１０６，クロックパルスの周波数制御データＳ１０３，位相制御データＳ１０４を出力する等、各周辺回路の制御を行うＣＰＵ１０４，デジタル映像信号Ｖ１０２から自動調整に使用する映像検出データＳ１０６を算出し、Ｓ１０２をトリガとして映像検出データＳ１０６を出力する映像検出部１０８，映像検出データＳ１０６を保持し、ＣＰＵ１０４の読み込み処理により映像検出データＳ１０６を出力する映像検出データメモリ部１０９を有する。
【０００６】
従来の自動位相調整の動作について説明する。位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとする。
【０００７】
処理Ｆ７０１では、位相シフト量CLK_DLYを０に設定する。ＣＰＵ１０４は位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 0)を出力する。
【０００８】
処理Ｆ７０２では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ７０３に移行する。
【０００９】
処理Ｆ７０３では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ７０４に移行する。
【００１０】
処理Ｆ７０４では、位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認する。位相シフト量が最大値に達したときには処理Ｆ７０７に移行する。位相シフト量が最大値に達していないときには処理Ｆ７０５に移行する。
【００１１】
処理Ｆ７０５では、ＣＰＵ１０４は映像検出データメモリ部１０９から CLK_DLY = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データＳ１０６は各位相設定値での最適位相判別データとしてＣＰＵ１０４の図示しないＲＡＭに保持される。
【００１２】
処理Ｆ７０６では、ＣＰＵ１０４から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = CLK_DLY+1 = 1)が出力される。処理Ｆ７０６が終了すると再び処理Ｆ７０２に戻る。この処理は、処理Ｆ７０４の条件が満たされるまで繰り返される。
【００１３】
処理Ｆ７０７では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を読み込む。ＣＰＵ１０４はこの時点でCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００１４】
処理Ｆ７０８では、ＣＰＵ１０４は取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する。
【００１５】
処理Ｆ７０９では、ＣＰＵ１０４は、求めた位相最適値を位相制御データＳ１０４として位相制御部１０６に出力する。位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。以下、通常表示状態と同様に処理を行い、最適位相でサンプリングした映像が表示部１０３にて表示される。
【００１６】
一連の処理にかかるウェイト時間は(垂直同期期間×（(DLY_MAX+1)×２）)となる。
【００１７】
【発明が解決しようとする課題】
上述の従来技術では、最初に処理位相シフト量CLK_DLYを０に設定し、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みを２回ウェイトすることで設定した位相値にてサンプリングした画像を１画面分表示する期間をとっているためウェイト時間を短く出来ず、自動調整に時間がかかるという問題があった。
【００１８】
パーソナルコンピュータ等のアナログ映像出力信号をサンプリングして表示する液晶表示装置の映像サンプリングクロック位相の自動調整においては、ＣＰＵから位相制御データを送信し、設定した位相値にてサンプリングし表示された画像から検出される映像検出データをＣＰＵが受信する処理を位相値を変化させながら繰り返し、受信した映像検出データを元に最適な位相値を決定する手法が用いられる。位相最適値の決定方法としては、隣接画素間の輝度差分値を１画面分積算した値を利用する手法等がある。従来はいずれの方法においても、位相設定データを送信する期間及び設定した位相値にてサンプリングした画像を１画面分測定する期間のウェイト時間が必要である。一般的には垂直同期信号を割込信号として２回割込が入る期間ウェイトしているため、自動調整が終了するまでに時間がかかるという問題があった。
【００１９】
本発明の目的は、自動調整にかかる時間を大幅に短縮する自動調整方法および自動調整回路を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は、液晶表示装置の自動位相調整において１画面のウェイト期間中に位相設定データを送信して自動調整の処理手順を効率化することにより、自動調整にかかる時間を大幅に短縮する自動調整方法を提供し、また、位相制御データメモリ部，映像検出データメモリ部及び垂直同期信号によるトリガ入力を有する自動調整回路によって自動調整を行い、ＣＰＵとの通信速度に制限のある場合でも自動調整にかかる時間を大幅に短縮する自動調整方法および自動調整回路を提供するものである。
【００２１】
ＣＰＵは位相制御データメモリ部に位相制御データ(CLK_DLY = 0)を出力する。次にトリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると、位相制御データメモリ部から位相制御部に位相制御データ(CLK_DLY = 0)が転送される。ＣＰＵは位相制御データメモリ部に位相制御データ(CLK_DLY = 1)を出力する。
【００２２】
次に、トリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると、位相制御データメモリ部から位相制御部に位相制御データ(CLK_DLY = 1)が転送される。映像検出部ではCLK_DLY = 0での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部にCLK_DLY = 0のときの映像検出データ(VIDEO_DATA(0))を転送する。
【００２３】
次に、ＣＰＵは位相制御データメモリ部に位相制御データ(CLK_DLY = CLK_DLY+1 = 2)を出力し、映像検出データメモリ部からCLK_DLY = CLK_DLY-2 = 0のときの映像検出データ(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データは各位相設定値での最適位相判別データとしてＣＰＵのＲＡＭに保持される。位相シフト量CLK_DLYが最大値DLY_MAXに達するまで繰り返し、ＣＰＵはCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００２４】
ＣＰＵは取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算し、求めた位相最適値を位相制御データとして位相制御部に出力し、最適位相でサンプリングした映像が表示部にて表示される。
本発明の自動調整回路は、
上述した自動調整方法を実行する自動調整回路であって、水平同期信号からアナログ映像信号をサンプリングするクロックパルスを発生させるクロックパルス生成部と、クロックパルスの位相遅延量を制御してサンプリングパルスを生成する位相制御部と、アナログ映像信号を前記サンプリングパルスでサンプリングしてデジタル映像信号へ変換するＡ／Ｄ変換部と、デジタル映像信号の色補正やスケーリング処理を行うデジタル映像信号処理部と、処理されたデジタル映像信号を表示するための表示部と、クロックパルスの周波数制御データを出力し、各周辺回路の制御を行うとともに、垂直同期信号をトリガとしてクロックパルスの位相遅延量を制御するための位相制御データを前記位相制御部へ出力するＣＰＵと、デジタル映像信号から自動調整に使用する映像検出データを算出し、垂直同期信号をトリガとして映像検出データを出力する映像検出部と、映像検出データを保持し、ＣＰＵの読み込み処理により映像検出データを出力する映像検出データメモリ部とを有する。
また、上述した自動調整方法を実行する自動調整回路であって、水平同期信号からアナログ映像信号をサンプリングするクロックパルスを発生させるクロックパルス生成部と、クロックパルスの位相遅延量を制御してサンプリングパルスを生成する位相制御部と、アナログ映像信号をサンプリングパルスでサンプリングしてデジタル映像信号へ変換するＡ／Ｄ変換部と、デジタル映像信号の色補正やスケーリング処理を行うデジタル映像信号処理部と、処理されたデジタル映像信号を表示するための表示部と、クロックパルスの周波数制御データを出力し、各周辺回路の制御を行うとともに、垂直同期信号をトリガとしてクロックパルスの位相遅延量を制御するための位相制御データを位相制御部へ出力するＣＰＵと、ＣＰＵからの位相制御データを保持し、垂直同期信号をトリガとして位相制御部へ位相制御データを転送する位相制御データメモリ部と、デジタル映像信号から自動調整に使用する映像検出データを算出し、垂直同期信号をトリガとして映像検出データを出力する映像検出部と、映像検出データを保持し、ＣＰＵの読み込み処理により映像検出データを出力する映像検出データメモリ部とを有してもよい。
また、垂直同期信号の代わりにＣＰＵが生成する割込信号を使用してもよい。
本発明の表示装置は、
上述の自動調整回路を有する。
【００２５】
本発明の第一の特徴は、ＣＰＵの通信速度が速くできる場合、自動位相調整の手順として、垂直同期割込直後に位相シフト量CLK_DLY = nを設定し、次の割込が垂直同期発生したときに位相シフト量CLK_DLY = n+1を設定した後映像検出データVIDEO_DATA(n)を読み込む点である。
【００２６】
本発明の第二の特徴は、自動調整回路として位相制御データメモリ部及び垂直同期信号によるトリガ入力を有する点である。
【００２７】
本発明の第三の特徴は、自動位相調整においてＣＰＵから位相制御データメモリ部に位相制御データを出力する点である。
【００２８】
本発明の第四の特徴は、トリガパルスとなる垂直同期信号の割り込みが発生すると、位相制御データメモリ部から位相制御部に位相制御データが転送される点である。
【００２９】
【発明の実施の形態】
（本発明の第一の実施の形態）
本発明の第一の実施の形態を図６に示す。
【００３０】
図６は自動調整回路の構成例である。
【００３１】
パーソナルコンピュータ等のアナログ映像入力信号Ｖ１０１をサンプリングパルスＳ１０７でサンプリングし、デジタル映像信号Ｖ１０２に変換するＡ／Ｄ変換部１０１，デジタル映像信号Ｖ１０２の色補正やスケーリング処理を行うデジタル映像信号処理部１０２，信号処理されたデジタル映像信号Ｖ１０３を表示するための表示部１０３，水平同期信号Ｓ１０１からアナログ映像信号をサンプリングするクロックパルスＳ１０５を発生させるクロックパルス生成部１０５，クロックパルスＳ１０５の位相を制御する位相制御部１０６，クロックパルスの周波数制御データＳ１０３，位相制御データＳ１０４を出力する等、各周辺回路の制御を行うＣＰＵ１０４，デジタル映像信号Ｖ１０２から自動調整に使用する映像検出データＳ１０６を算出し、Ｓ１０２をトリガとして映像検出データＳ１０６を出力する映像検出部１０８，映像検出データＳ１０６を保持し、ＣＰＵ１０４の読み込み処理により映像検出データＳ１０６を出力する映像検出データメモリ部１０９を有する。
【００３２】
次に本発明の第一の実施の形態の動作を、図１，図２および図６を参照しながら説明する。
【００３３】
図１は本発明の自動位相調整のフローチャートの一例、図２は本発明の自動位相調整のタイミングチャートの一例である。
【００３４】
まず、通常表示状態での回路動作について説明する。ＣＰＵ１０４はクロックパルス生成部１０５に周波数制御データＳ１０３を、位相制御部１０６に位相制御データＳ１０４を出力し、クロックパルス生成部１０５では水平同期信号Ｓ１０１を基本クロックとして周波数制御データＳ１０３に従ってクロックパルスＳ１０５を生成し、位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。Ａ／Ｄ変換部１０１ではサンプリングパルスＳ１０７でアナログ映像入力信号Ｖ１０１をサンプリングし、デジタル映像信号Ｖ１０２に変換してデジタル映像信号処理部１０２に出力する。デジタル映像信号処理部１０２ではデジタル映像信号Ｖ１０２の色補正やスケーリング処理等を行い表示部１０３で表示するためのデジタル映像信号Ｖ１０３に変換し、表示部１０３にて映像として表示される。
【００３５】
次に自動位相調整を行った場合の動作について説明する。位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとする。
【００３６】
処理Ｆ１０１では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ１０２に移行する。
【００３７】
処理Ｆ１０２では、位相シフト量CLK_DLYを０に設定する。ＣＰＵ１０４は位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 0)を出力する。
【００３８】
処理Ｆ１０３では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると処理Ｆ１０４に移行する。処理Ｆ１０３のウェイト期間はCLK_DLY = 0での１画面分にあたる。映像検出部１０８ではCLK_DLY = 0での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部１０９にCLK_DLY = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を転送する。
【００３９】
処理Ｆ１０４では、位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認する。位相シフト量が最大値に達したときには処理Ｆ１０７に移行する。位相シフト量が最大値に達していないときには処理Ｆ１０５に移行する。
【００４０】
処理Ｆ１０５では、位相シフト量CLK_DLYを１増加した値を設定する。ＣＰＵ１０４から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = CLK_DLY+1 = 1)が出力される。
【００４１】
処理Ｆ１０６では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = CLK_DLY-1 = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データＳ１０６は各位相設定値での最適位相判別データとしてＣＰＵ１０４の図示しないＲＡＭに保持される。処理Ｆ１０６が終了すると再び処理Ｆ１０３に戻る。この処理は、処理Ｆ１０４の条件が満たされるまで繰り返される。
【００４２】
処理Ｆ１０７では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を読み込む。ＣＰＵ１０４はこの時点でCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００４３】
処理Ｆ１０８では、ＣＰＵ１０４は取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する。
【００４４】
処理Ｆ１０９では、ＣＰＵ１０４は、求めた位相最適値を位相制御データＳ１０４として位相制御部１０６に出力する。位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。以下、通常表示状態と同様に処理を行い、最適位相でサンプリングした映像が表示部１０３にて表示される。
【００４５】
一連の処理にかかるウェイト時間は(垂直同期期間×（(DLY_MAX+1)+1)）となる。
【００４６】
このように、本発明の第一の実施の形態の自動調整方法を用いて自動位相調整を行うことによりウェイト時間を半分近くまで短縮することが可能となる。
【００４７】
本発明の第一の実施の形態において、位相を変化させたサンプリングパルスにてＡ／Ｄ変換部でサンプリングされたデジタル映像信号が映像検出部に入力されるには、割り込みが発生してＣＰＵから位相制御部へ位相制御データが送信される時間と位相制御部でサンプリングパルス位相を制御して出力するまでの時間の和が、垂直同期パルス期間と映像バックポーチ期間の和よりも短くなければならないという条件がある。一般的には位相制御部でサンプリングパルス位相を制御して出力するまでの時間はごく短く、１水平同期期間もかからない程度であるので、ＣＰＵから位相制御部へ位相制御データを送信する時間が大きく影響する。ＣＰＵの通信速度が速くできないようなシステムでは本発明の第一の実施の形態の自動調整方法は用いることが出来ない。
【００４８】
本発明の第一の実施の形態の問題を解決する方法として、位相制御データメモリ部，映像検出データメモリ部及び垂直同期信号によるトリガ入力を有する自動調整回路を用いた、通信速度が速くできない場合の自動位相調整方法を第二の実施の形態として以下に示す。
【００４９】
（本発明の第二の実施の形態）
本発明の第二の実施の形態を図３に示す。
【００５０】
図３は自動調整にかかる時間を大幅に短縮する自動調整回路の構成例である。
【００５１】
アナログ映像入力信号Ｖ１０１をサンプリングパルスＳ１０７でサンプリングし、デジタル映像信号Ｖ１０２に変換するＡ／Ｄ変換部１０１，デジタル映像信号Ｖ１０２の色補正やスケーリング処理を行うデジタル映像信号処理部１０２，信号処理されたデジタル映像信号Ｖ１０３を表示するための表示部１０３，水平同期信号Ｓ１０１からアナログ映像信号をサンプリングするクロックパルスＳ１０５を発生させるクロックパルス生成部１０５，クロックパルスＳ１０４の位相を制御する位相制御部１０６，クロックパルスの周波数制御データＳ１０３，位相制御データＳ１０４を出力する等、各周辺回路の制御を行うＣＰＵ１０４，ＣＰＵ１０４からの位相制御データＳ１０４を保持し、垂直同期信号Ｓ１０２をトリガとして位相制御部１０６に位相制御データＳ１０４を転送する位相制御データメモリ部１０７，デジタル映像信号Ｖ１０２から自動調整に使用する映像検出データＳ１０６を算出し、垂直同期信号Ｓ１０２をトリガとして映像検出データＳ１０６を出力する映像検出部１０８，映像検出データＳ１０６を保持し、ＣＰＵ１０４の読み込み処理により映像検出データＳ１０６を出力する映像検出データメモリ部１０９を有する。
【００５２】
次に本発明の第二の実施の形態の動作を、図３，図４および図５を参照しながら説明する。
【００５３】
図４は本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のフローチャートの一例、図５は本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のタイミングチャートの一例である。
【００５４】
まず、通常表示状態での回路動作について説明する。ＣＰＵ１０４はクロックパルス生成部１０５に周波数制御データＳ１０３を、位相制御データメモリ部１０７を介して位相制御部１０６に位相制御データＳ１０４を出力し、クロックパルス生成部１０５では水平同期信号Ｓ１０１を基本クロックとして周波数制御データＳ１０３に従ってクロックパルスＳ１０５を生成し、位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。Ａ／Ｄ変換部１０１ではサンプリングパルスＳ１０７でアナログ映像入力信号Ｖ１０１をサンプリングし、デジタル映像信号Ｖ１０２に変換してデジタル映像信号処理部１０２に出力する。デジタル映像信号処理部１０２ではデジタル映像信号Ｖ１０２の色補正やスケーリング処理等を行い表示部１０３で表示するためのデジタル映像信号Ｖ１０３に変換し、表示部１０３にて映像として表示される。
【００５５】
次に自動位相調整を行った場合の動作について説明する。位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとする。
【００５６】
処理Ｆ２０１では、位相シフト量CLK_DLYを０に設定する。ＣＰＵ１０４は位相制御データメモリ部１０７に位相制御データＳ１０４(CLK_DLY = 0)を出力する。
【００５７】
処理Ｆ２０２では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると、位相制御データメモリ部１０７から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 0)が転送される。
【００５８】
処理Ｆ２０３では、位相シフト量CLK_DLYを１に設定する。ＣＰＵ１０４は位相制御データメモリ部１０７に位相制御データＳ１０４(CLK_DLY = 1)を出力する。
【００５９】
処理Ｆ２０４では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。割り込みが発生すると、位相制御データメモリ部１０７から位相制御部１０６に位相制御データＳ１０４(CLK_DLY = 1)が転送される。また、処理Ｆ２０４のウェイト期間はCLK_DLY = 0での１画面分にあたる。映像検出部１０８ではCLK_DLY = 0での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部１０９にCLK_DLY = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を転送する。
【００６０】
処理Ｆ２０５では、位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認する。位相シフト量が最大値に達したときには処理Ｆ２０８に移行する。位相シフト量が最大値に達していないときには処理Ｆ２０６に移行する。
【００６１】
処理Ｆ２０６では、位相シフト量CLK_DLYを１増加した値を設定する。ＣＰＵ１０４は位相制御データメモリ部１０７に位相制御データＳ１０４(CLK_DLY = CLK_DLY+1 = 2)を出力する。
【００６２】
処理Ｆ２０７では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = CLK_DLY-2 = 0のときの映像検出データＳ１０６(VIDEO_DATA(0))を読み込む。読み込んだ映像検出データＳ１０６は各位相設定値での最適位相判別データとしてＣＰＵ１０４の図示しないＲＡＭに保持される。処理Ｆ２０７が終了すると再び処理Ｆ２０４に戻る。この処理は、処理Ｆ２０５の条件が満たされるまで繰り返される。
【００６３】
処理Ｆ２０８では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAX-1のときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX-1))を読み込む。
【００６４】
処理Ｆ２０９では、トリガパルスとなる垂直同期信号Ｓ１０２の割り込みをウェイトしている。処理Ｆ２０９のウェイト期間はCLK_DLY = DLY_MAXでの１画面分にあたる。映像検出部１０８ではCLK_DLY = DLY_MAXでの１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部１０９にCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を転送する。
【００６５】
処理Ｆ２１０では、ＣＰＵ１０４は映像検出データメモリ部１０９からCLK_DLY = DLY_MAXのときの映像検出データＳ１０６(VIDEO_DATA(DLY_MAX))を読み込む。ＣＰＵ１０４はこの時点でCLK_DLY = 0〜DLY_MAXの各位相設定値での最適位相判別データを取得する。
【００６６】
処理２１１では、ＣＰＵ１０４は取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する。
【００６７】
処理２１２では、ＣＰＵ１０４は位相制御データメモリ部１０７を介して、求めた位相最適値を位相制御データＳ１０４として位相制御部１０６に出力する。位相制御部１０６では位相制御データＳ１０４に従ってクロックパルスＳ１０５の位相遅延量を制御し、サンプリングパルスＳ１０７としてＡ／Ｄ変換部１０１に出力する。以下、通常表示状態と同様に処理を行い、最適位相でサンプリングした映像が表示部１０３にて表示される。
【００６８】
一連の処理にかかるウェイト時間は(垂直同期期間×（(DLY_MAX+1)+2)）となる。
【００６９】
このように、位相制御部に出力する位相制御データを保持する位相制御データメモリ部を追加することにより、ＣＰＵの通信速度が速くできない場合にもあらかじめ位相制御データを送信しておくことが出来、垂直同期信号割込後位相制御部へ位相制御データが転送される時間と位相制御部でサンプリングパルスの位相を制御して出力するまでの時間の和は垂直同期パルス期間と映像バックポーチ期間の和よりも十分短いので、第一の実施の形態と同様にウェイト時間を半分近くまで短縮することが可能となる。
【００７０】
本実施の形態では、割込信号として垂直同期信号を使用しているが、ＣＰＵが生成する割込信号等を用いても構わない。
【００７１】
また、本実施の形態では液晶表示装置の自動位相調整の場合について説明しているが、自動調整に限らず、一定のウェイト時間を必要とし繰り返しデータサンプルが必要なデータ処理を行うシステムに対して用いることが可能であり、液晶表示装置の自動位相調整に限らない。
【００７２】
【発明の効果】
以上説明したように、本発明には以下の効果がある。
【００７３】
本発明の第一の効果は、ＣＰＵの通信速度が速くできる場合、自動位相調整の手順として、垂直同期割込直後に位相シフト量CLK_DLY = nを設定し、次の割込が垂直同期発生したときに位相シフト量CLK_DLY = n+1を設定した後、映像検出データVIDEO_DATA(n)を読み込むことで、回路構成の変更なしに自動調整にかかる時間を短縮できる点である。
【００７４】
本発明の第二の効果は、自動調整回路として位相制御データメモリ部，映像検出データメモリ部及び垂直同期信号によるトリガ入力を有することで、ＣＰＵの通信速度が速くできない場合にも自動調整にかかる時間を短縮できる点である。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の回路構成で自動位相調整を行った場合のフローチャートの一例を示す図である。
【図２】本発明の第一の実施の形態の回路構成で自動位相調整を行った場合のタイミングチャートの一例を示す図である。
【図３】本発明の第二の実施の形態の回路構成を示す図である。
【図４】本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のフローチャートの一例を示す図である。
【図５】本発明の第二の実施の形態の回路構成で自動位相調整を行った場合のタイミングチャートの一例を示す図である。
【図６】従来の自動位相調整の回路構成例を示す図である。
【図７】従来の自動位相調整のフローチャートの一例を示す図である。
【図８】従来の自動位相調整のタイミングチャートの一例を示す図である。
【符号の説明】
１０１ Ａ／Ｄ変換部
１０２ デジタル映像信号処理部
１０３ 表示部
１０４ ＣＰＵ
１０５ クロックパルス生成部
１０６ 位相制御部
１０７ 位相制御データメモリ部
１０８ 映像検出部
１０９ 映像検出データメモリ部
Ｓ１０１ 水平同期信号
Ｓ１０２ 垂直同期信号
Ｓ１０３ クロックパルスの周波数制御データ
Ｓ１０４ 位相制御データ
Ｓ１０５ クロックパルス
Ｓ１０６ 映像検出データ
Ｓ１０７ サンプリングパルス
Ｖ１０１ アナログ映像入力信号
Ｖ１０２ デジタル映像信号
Ｖ１０３ デジタル映像信号
Claims (6)
- 位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとし、
トリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると次のステップに移行する第1のステップと、
位相シフト量CLK_DLYを０に設定し、ＣＰＵにより位相制御部に位相制御データ(CLK_DLY=0)を出力する第２のステップと、
トリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると第４のステップに移行し、映像検出部ではCLK_DLYでの１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部に映像検出データ(VIDEO_DATA(CLK_DLY))を転送する第３のステップと、
位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認し、位相シフト量が最大値に達したときには第７のステップに移行し、位相シフト量が最大値に達していないときには第５のステップに移行する第４のステップと、
位相シフト量CLK_DLYを１増加した値を設定し、前記ＣＰＵから前記位相制御部に位相制御データ(CLK_DLY=CLK_DLY+1)を出力する第５のステップと、
前記ＣＰＵにより前記映像検出データメモリ部から映像検出データ(VIDEO_DATA(CLK_DLY-1))を読み込み、読み込んだ映像検出データは各位相設定値での最適位相判別データとして前記ＣＰＵのＲＡＭに保持し、本ステップの処理が終了すると再び前記第３のステップに戻る第６のステップと、
前記第３のステップから第６のステップまでの処理は、第４のステップの条件が満たされるまで繰り返され、
前記ＣＰＵにより前記映像検出データメモリ部からCLK_DLY=DLY_MAXのときの映像検出データ(VIDEO_DATA(DLY_MAX))を読み込み、前記ＣＰＵによりCLK_DLY=0〜DLY_MAXの各位相設定値での最適位相判別データを取得する第７のステップと、
前記ＣＰＵにより取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する第８のステップと、
前記ＣＰＵにより、求めた位相最適値を位相制御データとして前記位相制御部に出力し、前記位相制御部では位相制御データに従ってクロックパルスの位相遅延量を制御し、サンプリングパルスとしてＡ／Ｄ変換部に出力し、最適位相でアナログ映像入力信号をサンプリングし、デジタル映像信号に変換してデジタル映像信号処理部に出力し、該デジタル映像信号処理部では前記デジタル映像信号の色補正やスケーリング処理を行い表示部で表示するためのデジタル映像信号に変換し、前記表示部にて映像として表示する第９のステップとを有する、自動調整方法。 - 位相シフト量CLK_DLYの最大値はDLY_MAXとし、DLY_MAX+1シフトしたとき丁度一周期分シフトするものとし、
位相シフト量CLK_DLYを０に設定し、ＣＰＵにより位相制御データメモリ部に位相制御データ(CLK_DLY=0)を出力する第1のステップと、
トリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると、前記位相制御データメモリ部から位相制御部に位相制御データ(CLK_DLY=0)を転送する第２のステップと、
位相シフト量CLK_DLYを１に設定し、前記ＣＰＵにより前記位相制御データメモリ部に位相制御データ(CLK_DLY=1)を出力する第3のステップと、
トリガパルスとなる垂直同期信号の割り込みをウェイトし、割り込みが発生すると、前記位相制御データメモリ部から前記位相制御部に位相制御データ(CLK_DLY)を転送し、映像検出部ではCLK_DLY-1での１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると映像検出データメモリ部にCLK_DLY-1のときの映像検出データ(VIDEO_DATA(CLK_DLY-1))を転送する第4のステップと、
位相シフト量CLK_DLYが最大値DLY_MAXまで達しているかを確認し、位相シフト量が最大値に達したときには第８のステップに移行し、位相シフト量が最大値に達していないときには第６のステップに移行する第５のステップと、
位相シフト量CLK_DLYを１増加した値を設定し、ＣＰＵにより前記位相制御データメモリ部に位相制御データ(CLK_DLY=CLK_DLY+1)を出力する第６のステップと、
前記映像検出データメモリ部から映像検出データ(VIDEO_DATA(CLK_DLY-2))を読み込み、読み込んだ映像検出データは各位相設定値での最適位相判別データとして前記ＣＰＵのＲＡＭに保持し、本ステップの処理が終了すると再び前記第４のステップに戻る第７のステップと、
前記第４のステップから第７のステップまでの処理は、第５のステップの条件が満たされるまで繰り返され、
前記ＣＰＵにより前記映像検出データメモリ部からCLK_DLY=DLY_MAX-1のときの映像検出データ(VIDEO_DATA(DLY_MAX-1))を読み込む第8のステップと、
トリガパルスとなる垂直同期信号の割り込みをウェイトし、前記映像検出部ではCLK_DLY=DLY_MAXでの１画面分の映像から自動調整に使用するデータを算出し、割り込みが発生すると前記映像検出データメモリ部にCLK_DLY=DLY_MAXのときの映像検出データ(VIDEO_DATA(DLY_MAX))を転送する第９のステップと、
前記ＣＰＵにより前記映像検出データメモリ部からCLK_DLY=DLY_MAXのときの映像検出データ(VIDEO_DATA(DLY_MAX))を読み込み、前記ＣＰＵによりCLK_DLY=0〜DLY_MAXの各位相設定値での最適位相判別データを取得する第１０のステップと、
前記ＣＰＵにより、取得した各位相設定値での最適位相判別データを解析し、位相最適値を演算する第１１のステップと、
前記ＣＰＵにより前記位相制御データメモリ部を介して、求めた位相最適値を位相制御データとして前記位相制御部に出力し、前記位相制御部では位相制御データに従ってクロックパルスの位相遅延量を制御し、サンプリングパルスとしてＡ／Ｄ変換部に出力し、最適位相でアナログ映像入力信号をサンプリングし、デジタル映像信号に変換してデジタル映像信号処理部に出力し、該デジタル映像信号処理部では前記デジタル映像信号の色補正やスケーリング処理を行い表示部で表示するためのデジタル映像信号に変換し、前記表示部にて映像として表示する第１２のステップとを有する、自動調整方法。 - 請求項１に記載の自動調整方法を実行する自動調整回路であって、
水平同期信号からアナログ映像信号をサンプリングするクロックパルスを発生させるクロックパルス生成部と、
前記クロックパルスの位相遅延量を制御してサンプリングパルスを生成する位相制御部と、
前記アナログ映像信号を前記サンプリングパルスでサンプリングしてデジタル映像信号へ変換するＡ／Ｄ変換部と、
前記デジタル映像信号の色補正やスケーリング処理を行うデジタル映像信号処理部と、
前記処理されたデジタル映像信号を表示するための表示部と、
前記クロックパルスの周波数制御データを出力し、各周辺回路の制御を行うとともに、垂直同期信号をトリガとして前記クロックパルスの位相遅延量を制御するための位相制御データを前記位相制御部へ出力するＣＰＵと、
前記デジタル映像信号から自動調整に使用する映像検出データを算出し、前記垂直同期信号をトリガとして前記映像検出データを出力する映像検出部と、
前記映像検出データを保持し、前記ＣＰＵの読み込み処理により前記映像検出データを出力する映像検出データメモリ部とを有する自動調整回路。 - 請求項２に記載の自動調整方法を実行する自動調整回路であって、
水平同期信号からアナログ映像信号をサンプリングするクロックパルスを発生させるクロックパルス生成部と、
前記クロックパルスの位相遅延量を制御してサンプリングパルスを生成する位相制御部と、
前記アナログ映像信号を前記サンプリングパルスでサンプリングしてデジタル映像信号へ変換するＡ／Ｄ変換部と、
前記デジタル映像信号の色補正やスケーリング処理を行うデジタル映像信号処理部と、
前記処理されたデジタル映像信号を表示するための表示部と、
前記クロックパルスの周波数制御データを出力し、各周辺回路の制御を行うとともに、垂直同期信号をトリガとして前記クロックパルスの位相遅延量を制御するための位相制御データを前記位相制御部へ出力するＣＰＵと、
前記ＣＰＵからの前記位相制御データを保持し、垂直同期信号をトリガとして前記位相制御部へ位相制御データを転送する位相制御データメモリ部と、
前記デジタル映像信号から自動調整に使用する映像検出データを算出し、前記垂直同期信号をトリガとして前記映像検出データを出力する映像検出部と、
前記映像検出データを保持し、前記ＣＰＵの読み込み処理により前記映像検出データを出力する映像検出データメモリ部とを有する自動調整回路。 - 請求項３または請求項４に記載の自動調整回路であって、
前記垂直同期信号の代わりに前記ＣＰＵが生成する割込信号を使用する自動調整回路。 - 請求項３または請求項４に記載の自動調整回路を有する表示装置。
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