JP3374733B2 - 位相調整回路 - Google Patents
位相調整回路Info
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- JP3374733B2 JP3374733B2 JP32091697A JP32091697A JP3374733B2 JP 3374733 B2 JP3374733 B2 JP 3374733B2 JP 32091697 A JP32091697 A JP 32091697A JP 32091697 A JP32091697 A JP 32091697A JP 3374733 B2 JP3374733 B2 JP 3374733B2
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- video signal
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- Liquid Crystal Display Device Control (AREA)
- Synchronizing For Television (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＬＣＤにコンピュー
タ画像を映し出す時のクロックと映像信号処理に関する
ものである。
タ画像を映し出す時のクロックと映像信号処理に関する
ものである。
【０００２】
【従来の技術】コンピュータ等の映像信号をＬＣＤに出
画する場合、一般的に映像信号と同期信号を基に発生し
たＬＣＤ駆動用クロックとの位相には微妙な差が有る。
そのまま出画させた場合文字が判読し難い事など水平方
向の解像度が劣化したようになる。
画する場合、一般的に映像信号と同期信号を基に発生し
たＬＣＤ駆動用クロックとの位相には微妙な差が有る。
そのまま出画させた場合文字が判読し難い事など水平方
向の解像度が劣化したようになる。
【０００３】その為この位相差を調整する事が必要とな
り、従来の自動調整方法として例えば公開番号（特開平
６−１０２８３５号公報）がある。この従来例のブロッ
ク図を図８に示す。
り、従来の自動調整方法として例えば公開番号（特開平
６−１０２８３５号公報）がある。この従来例のブロッ
ク図を図８に示す。
【０００４】Ｒ，Ｇ，Ｂの映像信号は、それぞれ微分器
１０８で映像信号の立ち上がり、立ち下がりが検出され
る。微分器１０８の出力は比較器１１０で基準電圧１１
１と比べられ映像信号のエッジ検出が行われる。Ｒ，
Ｇ，Ｂのエッジ検出信号はＯＲ回路１１２で論理和が取
られる。一方同期信号に基づいて発生したクロックは遅
延回路１０６で遅延して、遅延時間の異なる複数の出力
が選択スイッチ１０７に入力される。選択スイッチ１０
７は、カウンタ１１５の制御を受け複数の入力から１つ
を選択し出力する。選択スイッチ１０７からのクロック
とＯＲ回路１１２からのエッジ検出信号はＡＮＤ回路１
１３で論理積が取られ、これらが同時期のとき信号がカ
ウンタ１１５に送られる。カウンタ１１５はカウント数
を１つ増やし、選択スイッチ１０７は次の遅延時間のク
ロックに切り替える。これを繰り返して自動でエッジが
クロックの谷間になるように位相調整を行う。
１０８で映像信号の立ち上がり、立ち下がりが検出され
る。微分器１０８の出力は比較器１１０で基準電圧１１
１と比べられ映像信号のエッジ検出が行われる。Ｒ，
Ｇ，Ｂのエッジ検出信号はＯＲ回路１１２で論理和が取
られる。一方同期信号に基づいて発生したクロックは遅
延回路１０６で遅延して、遅延時間の異なる複数の出力
が選択スイッチ１０７に入力される。選択スイッチ１０
７は、カウンタ１１５の制御を受け複数の入力から１つ
を選択し出力する。選択スイッチ１０７からのクロック
とＯＲ回路１１２からのエッジ検出信号はＡＮＤ回路１
１３で論理積が取られ、これらが同時期のとき信号がカ
ウンタ１１５に送られる。カウンタ１１５はカウント数
を１つ増やし、選択スイッチ１０７は次の遅延時間のク
ロックに切り替える。これを繰り返して自動でエッジが
クロックの谷間になるように位相調整を行う。
【０００５】
【発明が解決しようとする課題】前記のような構成の場
合、常に映像信号のエッジとクロックの位相関係を監視
しているので、１つでも映像信号のエッジとクロックの
位相が一致するところがあれば制御ループが収束するこ
とが無い。
合、常に映像信号のエッジとクロックの位相関係を監視
しているので、１つでも映像信号のエッジとクロックの
位相が一致するところがあれば制御ループが収束するこ
とが無い。
【０００６】また微分器８に入力されるまでの映像信号
が十分な帯域の映像信号処理回路を通らず波形が鈍って
いた場合、微分器８で検出される映像信号の立ち上が
り、立ち下がりの幅は広くなる。その結果エッジがクロ
ックの谷間になるような位相調整が出来なくなる可能性
がある。その為映像信号処理は十分に広帯域な回路が必
要である。
が十分な帯域の映像信号処理回路を通らず波形が鈍って
いた場合、微分器８で検出される映像信号の立ち上が
り、立ち下がりの幅は広くなる。その結果エッジがクロ
ックの谷間になるような位相調整が出来なくなる可能性
がある。その為映像信号処理は十分に広帯域な回路が必
要である。
【０００７】本発明は上記の問題に鑑み、一部分のエラ
ー的な調整不良による制御ループの発散を防ぎ、また狭
帯域な映像信号処理回路を通った多少鈍った信号でも適
切な位相調整を行う。
ー的な調整不良による制御ループの発散を防ぎ、また狭
帯域な映像信号処理回路を通った多少鈍った信号でも適
切な位相調整を行う。
【０００８】
【課題を解決するための手段】本発明は、同期信号に基
づき発生したクロックを複数の異なる時間で遅延する遅
延回路と、遅延回路の複数の出力信号のいずれか１つを
選択し出力するセレクタと、映像信号を２回微分する微
分回路と、微分回路の出力とセレクタの出力とを論理積
するＡＮＤ回路と、ＡＮＤ回路の出力を判別しセレクタ
の出力を切り替える信号を出力する判別回路とを備えた
ことを特徴とする位相調整回路である。
づき発生したクロックを複数の異なる時間で遅延する遅
延回路と、遅延回路の複数の出力信号のいずれか１つを
選択し出力するセレクタと、映像信号を２回微分する微
分回路と、微分回路の出力とセレクタの出力とを論理積
するＡＮＤ回路と、ＡＮＤ回路の出力を判別しセレクタ
の出力を切り替える信号を出力する判別回路とを備えた
ことを特徴とする位相調整回路である。
【０００９】また本発明は、同期信号の有無を検出する
同期判別回路を備え、その同期判別回路の出力で映像信
号が切り替わった事を検出しセレクタの制御をやり直す
事を特徴とする位相調整回路である。
同期判別回路を備え、その同期判別回路の出力で映像信
号が切り替わった事を検出しセレクタの制御をやり直す
事を特徴とする位相調整回路である。
【００１０】
【発明の実施の形態】（実施の形態１）図１は本発明の
請求項１に対応する実施の形態となる位相調整回路のブ
ロック図を示すものである。図１において１は微分回
路、２はＡＮＤ回路、３は判別回路、４は遅延回路、５
はセレクタ、６はＬＣＤ、７はＬＣＤの駆動パルス発生
回路である。
請求項１に対応する実施の形態となる位相調整回路のブ
ロック図を示すものである。図１において１は微分回
路、２はＡＮＤ回路、３は判別回路、４は遅延回路、５
はセレクタ、６はＬＣＤ、７はＬＣＤの駆動パルス発生
回路である。
【００１１】以上のように構成されたこの実施の形態の
位相調整回路において、以下その動作を説明する。
位相調整回路において、以下その動作を説明する。
【００１２】遅延回路４には同期信号に基づいて発生し
たクロックが入力される。遅延回路４では例えば図２の
様に遅延時間の異なる８個の出力を出す。遅延回路４の
一例を図２に示す。図２の２１から２７は遅延素子であ
る。それぞれの遅延量はｔ−Ｔ／８であり、Ｔはクロッ
クの１周期の時間である。遅延素子は直列に接続されそ
れぞれの接続点から８個の出力が取られる。出力Ｏ0〜
Ｏ7はそれぞれ０ｔから７ｔの遅延時間を持っている。
たクロックが入力される。遅延回路４では例えば図２の
様に遅延時間の異なる８個の出力を出す。遅延回路４の
一例を図２に示す。図２の２１から２７は遅延素子であ
る。それぞれの遅延量はｔ−Ｔ／８であり、Ｔはクロッ
クの１周期の時間である。遅延素子は直列に接続されそ
れぞれの接続点から８個の出力が取られる。出力Ｏ0〜
Ｏ7はそれぞれ０ｔから７ｔの遅延時間を持っている。
【００１３】次にセレクタ５は遅延回路からの８個の出
力を判別回路３の制御に従い１つを出力する。セレクタ
５からの出力はＡＮＤ回路２とＬＣＤ駆動パルス発生回
路７に入力される。
力を判別回路３の制御に従い１つを出力する。セレクタ
５からの出力はＡＮＤ回路２とＬＣＤ駆動パルス発生回
路７に入力される。
【００１４】一方映像信号はＬＣＤ６に入力されると共
に微分回路１に入力される。図３は微分回路１の構成の
１例を図４は微分回路１の動作を説明する波形を示した
ものである。図３において３１は２次微分器、３２は第
１の比較器、３３は第２の比較器、３４はＯＲ回路であ
る。図４において（Ａ）は映像信号、（Ｂ）は２次微分
器３１の出力、（Ｃ）は第１の比較器３２の出力、
（Ｄ）は第２の比較器３３の出力、（Ｅ）はＯＲ回路の
出力を示す。
に微分回路１に入力される。図３は微分回路１の構成の
１例を図４は微分回路１の動作を説明する波形を示した
ものである。図３において３１は２次微分器、３２は第
１の比較器、３３は第２の比較器、３４はＯＲ回路であ
る。図４において（Ａ）は映像信号、（Ｂ）は２次微分
器３１の出力、（Ｃ）は第１の比較器３２の出力、
（Ｄ）は第２の比較器３３の出力、（Ｅ）はＯＲ回路の
出力を示す。
【００１５】映像信号は２次微分器３１に入力され２回
微分されることにより図４（Ｂ）の様に映像の変化点で
あるエッジの両端部でパルス状の信号を出力する。２次
微分器３１の出力は第１の比較器３２と第２の比較器３
３に入力される。第１の比較器３２では例えば第１の基
準電圧により２次微分器３１の出力の上に凸部分を検出
する。また第２の比較器３３では例えば第２の基準電圧
により２次微分器３１の出力の下に凸部分を検出する。
ＯＲ回路３４は第１の比較器３２と第２の比較器３３と
の出力を合成し図４（Ｅ）として出力する。
微分されることにより図４（Ｂ）の様に映像の変化点で
あるエッジの両端部でパルス状の信号を出力する。２次
微分器３１の出力は第１の比較器３２と第２の比較器３
３に入力される。第１の比較器３２では例えば第１の基
準電圧により２次微分器３１の出力の上に凸部分を検出
する。また第２の比較器３３では例えば第２の基準電圧
により２次微分器３１の出力の下に凸部分を検出する。
ＯＲ回路３４は第１の比較器３２と第２の比較器３３と
の出力を合成し図４（Ｅ）として出力する。
【００１６】次にＡＮＤ回路２は微分回路１のエッジ信
号とセレクタ５からのクロック信号との論理積を取る。
その結果クロック信号と位相が一致したエッジ信号のみ
が残り判別回路３へ出力される。
号とセレクタ５からのクロック信号との論理積を取る。
その結果クロック信号と位相が一致したエッジ信号のみ
が残り判別回路３へ出力される。
【００１７】判別回路３では一定時間の間、例えば１水
平同期信号期間ＡＮＤ回路２からのエッジ信号の数をカ
ウントして記憶しておく。次に判別回路３はセレクタ５
への制御信号を変えて別の位相のクロック信号を出力さ
せる。こうして判別回路３はセレクタ５の出力を切り替
えていき、全ての位相でのＡＮＤ回路２からのエッジ信
号数を比べ最後には一番多い位相になるクロック信号に
なるようにセレクタ５を制御する。
平同期信号期間ＡＮＤ回路２からのエッジ信号の数をカ
ウントして記憶しておく。次に判別回路３はセレクタ５
への制御信号を変えて別の位相のクロック信号を出力さ
せる。こうして判別回路３はセレクタ５の出力を切り替
えていき、全ての位相でのＡＮＤ回路２からのエッジ信
号数を比べ最後には一番多い位相になるクロック信号に
なるようにセレクタ５を制御する。
【００１８】すなわち、本発明は前記した構成により、
微分回路が映像信号のエッジの変化部分を検出し、ＡＮ
Ｄ回路がその変化点検出とセレクタ出力のクロックとの
一致を検出する。判別回路はＡＮＤ回路からの出力をみ
て映像の変化点に一致するクロックの数をカウントす
る。判別回路はセレクタ出力を変えていき最終的に変化
点と一致数が一番多いクロックになるようにセレクタの
出力を制御するので、映像信号に一番一致した位相のク
ロックが選択される。
微分回路が映像信号のエッジの変化部分を検出し、ＡＮ
Ｄ回路がその変化点検出とセレクタ出力のクロックとの
一致を検出する。判別回路はＡＮＤ回路からの出力をみ
て映像の変化点に一致するクロックの数をカウントす
る。判別回路はセレクタ出力を変えていき最終的に変化
点と一致数が一番多いクロックになるようにセレクタの
出力を制御するので、映像信号に一番一致した位相のク
ロックが選択される。
【００１９】その結果映像信号の変化点に一番一致した
位相のクロック信号がＬＣＤ駆動パルス発生回路７に入
力される。そのクロック信号を基にＬＣＤ駆動パルス発
生回路７がＬＣＤを駆動するので映像信号に最適な位相
で駆動することになる。
位相のクロック信号がＬＣＤ駆動パルス発生回路７に入
力される。そのクロック信号を基にＬＣＤ駆動パルス発
生回路７がＬＣＤを駆動するので映像信号に最適な位相
で駆動することになる。
【００２０】また例えば図５の様な高周波の映像信号が
鈍ってた場合を考える。図５（Ａ）は入力された映像信
号あり、図５（Ｂ）は広帯域な映像信号処理を通って微
分回路１に入力される映像信号であり、図５（Ｃ）は狭
帯域な映像信号処理を通って微分回路１に入力される映
像信号であり、図５（Ｄ）は図５（Ｂ）の映像信号と最
適な位相となったクロック信号との関係、図５（Ｅ）は
図５（Ｃ）の映像信号とその時の微分回路１の出力、図
５（Ｆ）は図５（Ｃ）の映像信号と最適な位相となった
クロック信号との関係である。
鈍ってた場合を考える。図５（Ａ）は入力された映像信
号あり、図５（Ｂ）は広帯域な映像信号処理を通って微
分回路１に入力される映像信号であり、図５（Ｃ）は狭
帯域な映像信号処理を通って微分回路１に入力される映
像信号であり、図５（Ｄ）は図５（Ｂ）の映像信号と最
適な位相となったクロック信号との関係、図５（Ｅ）は
図５（Ｃ）の映像信号とその時の微分回路１の出力、図
５（Ｆ）は図５（Ｃ）の映像信号と最適な位相となった
クロック信号との関係である。
【００２１】セットに入力された映像信号が例えば図５
（Ａ）のように１クロック信号周期で白黒を繰り返す信
号であった事を考える。このとき映像信号処理回路の帯
域が十分広帯域であれば図５（Ｂ）の様な信号波形で微
分回路１に入力される。また映像信号処理回路の帯域が
狭帯域であれば図５（Ｃ）の様な信号波形で微分回路１
に入力される。図５（Ｂ）であった場合は上述したよう
に図５（Ｄ）のように映像信号とクロック信号との位相
関係が制御される。その結果１クロック毎に映像信号の
白黒がＬＣＤ７に入力されることになる。一方図５
（Ｃ）の様な鈍った信号波形が微分回路１に入力された
場合、２次微分器３１の出力はほぼ入力信号である図５
（Ｃ）と同じ信号波形となる。次に第１の比較器３２と
第２の比較器３３とで上に凸と下に凸の部分が検出され
る。その結果、微分回路１の出力は図５（Ｅ）のように
なり、この時最適な位相関係になった映像信号とクロッ
ク信号との関係は図５（Ｆ）となる。そのためやはり１
クロック毎に映像信号の白黒がＬＣＤ６に入力されるこ
とになる。
（Ａ）のように１クロック信号周期で白黒を繰り返す信
号であった事を考える。このとき映像信号処理回路の帯
域が十分広帯域であれば図５（Ｂ）の様な信号波形で微
分回路１に入力される。また映像信号処理回路の帯域が
狭帯域であれば図５（Ｃ）の様な信号波形で微分回路１
に入力される。図５（Ｂ）であった場合は上述したよう
に図５（Ｄ）のように映像信号とクロック信号との位相
関係が制御される。その結果１クロック毎に映像信号の
白黒がＬＣＤ７に入力されることになる。一方図５
（Ｃ）の様な鈍った信号波形が微分回路１に入力された
場合、２次微分器３１の出力はほぼ入力信号である図５
（Ｃ）と同じ信号波形となる。次に第１の比較器３２と
第２の比較器３３とで上に凸と下に凸の部分が検出され
る。その結果、微分回路１の出力は図５（Ｅ）のように
なり、この時最適な位相関係になった映像信号とクロッ
ク信号との関係は図５（Ｆ）となる。そのためやはり１
クロック毎に映像信号の白黒がＬＣＤ６に入力されるこ
とになる。
【００２２】このように微分回路１への入力信号が狭帯
域な映像信号処理回路のため鈍っていても最適な位相関
係に制御できる。
域な映像信号処理回路のため鈍っていても最適な位相関
係に制御できる。
【００２３】以上のようにこの実施の形態によれば、同
期信号に基づき発生したクロックを複数の異なる時間で
遅延する遅延回路と、遅延回路の複数の出力信号のいず
れか１つを選択し出力するセレクタと、映像信号を２回
微分する微分回路と、微分回路の出力とセレクタの出力
とを論理積するＡＮＤ回路と、ＡＮＤ回路の出力を判別
しセレクタの出力を切り替える信号を出力する判別回路
とを備えることで映像信号とクロック信号とを最適な位
相関係に出来る。
期信号に基づき発生したクロックを複数の異なる時間で
遅延する遅延回路と、遅延回路の複数の出力信号のいず
れか１つを選択し出力するセレクタと、映像信号を２回
微分する微分回路と、微分回路の出力とセレクタの出力
とを論理積するＡＮＤ回路と、ＡＮＤ回路の出力を判別
しセレクタの出力を切り替える信号を出力する判別回路
とを備えることで映像信号とクロック信号とを最適な位
相関係に出来る。
【００２４】（実施の形態２）次に請求項２に対応する
実施の形態について説明する。図６はそれを示すブロッ
ク図である。図６において８は同期判別回路であり、そ
の他の回路は図１と同一である。
実施の形態について説明する。図６はそれを示すブロッ
ク図である。図６において８は同期判別回路であり、そ
の他の回路は図１と同一である。
【００２５】同期判別回路８の構成の１例を図７に示
す。図７において４１はバッファ,４２、４３は抵抗
器、４４はコンデンサ、４５は論理出力のバッファであ
る。同期信号はバッファ４１で駆動され抵抗器４３と通
しコンデンサ４４に充電される。同期信号が連続してあ
るときはコンデンサ４４が次第に充電され、その充電電
圧が論理バッファ４５の閾値を越えると論理バッファ４
５はハイレベルを出力し同期信号があることを検出す
る。また同期信号が無くなるとコンデンサ４４に充電さ
れた電荷は抵抗器４２を通じて放電し、その結果論理バ
ッファ４５の閾値を下回りロウレベルが出力され同期信
号が無いことが検出される。
す。図７において４１はバッファ,４２、４３は抵抗
器、４４はコンデンサ、４５は論理出力のバッファであ
る。同期信号はバッファ４１で駆動され抵抗器４３と通
しコンデンサ４４に充電される。同期信号が連続してあ
るときはコンデンサ４４が次第に充電され、その充電電
圧が論理バッファ４５の閾値を越えると論理バッファ４
５はハイレベルを出力し同期信号があることを検出す
る。また同期信号が無くなるとコンデンサ４４に充電さ
れた電荷は抵抗器４２を通じて放電し、その結果論理バ
ッファ４５の閾値を下回りロウレベルが出力され同期信
号が無いことが検出される。
【００２６】判別回路３は同期判別回路８の出力を受け
ロウレベルからハイレベルになったタイミングをトリガ
にして第１の実施例で説明した制御を行う。映像信号が
切り替えられ別のコンピュータからの映像信号が入力さ
れた場合には同期判別回路８の出力が一端ロウレベルに
なり再びハイレベルになる。すると判別回路３は再びセ
レクタ５の制御をやり直しそのコンピュータ画像に最適
な位相調整を行う。
ロウレベルからハイレベルになったタイミングをトリガ
にして第１の実施例で説明した制御を行う。映像信号が
切り替えられ別のコンピュータからの映像信号が入力さ
れた場合には同期判別回路８の出力が一端ロウレベルに
なり再びハイレベルになる。すると判別回路３は再びセ
レクタ５の制御をやり直しそのコンピュータ画像に最適
な位相調整を行う。
【００２７】そのためセットが複数のコンピュータと接
続が切り替えられてもそれを検知して常に最適な位相調
整が行われる。
続が切り替えられてもそれを検知して常に最適な位相調
整が行われる。
【００２８】以上のようにこの実施の形態によれば同期
判別回路を備え、同期信号の有無をトリガに判別回路３
の制御を開始する事で、回路の外部接続の変更にあたる
コンピュータの切り替えを検知して常に最適な位相調整
が出来る。
判別回路を備え、同期信号の有無をトリガに判別回路３
の制御を開始する事で、回路の外部接続の変更にあたる
コンピュータの切り替えを検知して常に最適な位相調整
が出来る。
【００２９】なお第１の実施の形態において単色のＬＣ
Ｄ駆動のように説明したが、ＲＧＢの映像信号に対しそ
れぞれ２次微分器３１、第１の比較器３２、第２の比較
器３３を接続して、その出力をＯＲ回路３４で論理和す
る事でカラー信号の出画にも対応できる。
Ｄ駆動のように説明したが、ＲＧＢの映像信号に対しそ
れぞれ２次微分器３１、第１の比較器３２、第２の比較
器３３を接続して、その出力をＯＲ回路３４で論理和す
る事でカラー信号の出画にも対応できる。
【００３０】なおＬＣＤ６は映像信号をデジタル変換す
るＡ／Ｄ回路を内蔵したポリシリコンＬＣＤを想定して
いるが、映像信号をデジタル信号で入力するアモルファ
スＬＣＤでも映像信号をデジタル変換するＡ／Ｄ回路の
クロックをセレクタ５の出力で行うことで同様の効果が
ある。
るＡ／Ｄ回路を内蔵したポリシリコンＬＣＤを想定して
いるが、映像信号をデジタル信号で入力するアモルファ
スＬＣＤでも映像信号をデジタル変換するＡ／Ｄ回路の
クロックをセレクタ５の出力で行うことで同様の効果が
ある。
【００３１】なお遅延回路４の説明において異なる時間
で遅延された出力の数を８つとしたが、より多くの出力
数またはより少ない出力数でも良い。
で遅延された出力の数を８つとしたが、より多くの出力
数またはより少ない出力数でも良い。
【００３２】なお判別回路３の説明において１水平同期
信号期間でのＡＮＤ回路３の出力をカウントするとした
が、この期間を１垂直同期信号期間または他の一定期間
としても良い。
信号期間でのＡＮＤ回路３の出力をカウントするとした
が、この期間を１垂直同期信号期間または他の一定期間
としても良い。
【００３３】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＣＤを駆動するクロックを映像信号の変化点に一致する
ように位相調整することが出来る。
ＣＤを駆動するクロックを映像信号の変化点に一致する
ように位相調整することが出来る。
【００３４】また同期信号の有無を検出することで入力
の接続が変わったことを検知して位相制御をやり直すの
で常に最適な位相調整が出来、その実用的効果は大き
い。
の接続が変わったことを検知して位相制御をやり直すの
で常に最適な位相調整が出来、その実用的効果は大き
い。
【図１】本発明の第１の実施例のブロック図
【図２】同実施例の遅延回路４の一例を示す図
【図３】同実施例の微分回路１の構成の１例を示す図
【図４】同実施例の微分回路１の動作を説明する波形図
【図５】同実施例の微分回路１の別の動作を説明する波
形図
形図
【図６】本発明の第２の実施例のブロック図
【図７】第２の実施例の同期判別回路８の構成の１例を
示す図
示す図
【図８】従来例のブロック図
１ 微分回路
２ ＡＮＤ回路
３ 判別回路
４ 遅延回路
５ セレクタ
８ 同期判別回路
Claims (2)
- 【請求項１】 同期信号に基づき発生したクロックを複
数の異なる時間で遅延する遅延回路と、前記遅延回路の
複数の出力信号のいずれか１つを選択し出力するセレク
タと、映像信号を２回微分する微分回路と、前記微分回
路の出力と前記セレクタの出力とを論理積するＡＮＤ回
路と、前記ＡＮＤ回路の出力を判別し前記セレクタの出
力を切り替える信号を出力する判別回路とを備え、映像
信号の変化点を示す前記微分回路の出力と前記複数の遅
延時間のクッロク位相とを順次比較してその一致数を判
別し、前記複数の遅延時間の中から１つの遅延時間を選
択することで、ＬＣＤの画像を映し出すとき必要な位相
調整を行うのを特徴とした位相調整回路。 - 【請求項２】 入力された同期信号の有無を判別する同
期判別回路を有し、前記判別回路は前記同期判別回路か
らの出力を受け、同期信号が無くなり再び同期信号を検
出する事で入力された映像信号が変わったことを検出
し、位相調整の制御を再びやり直すことを特徴とした請
求項１記載の位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32091697A JP3374733B2 (ja) | 1997-11-21 | 1997-11-21 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32091697A JP3374733B2 (ja) | 1997-11-21 | 1997-11-21 | 位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11153985A JPH11153985A (ja) | 1999-06-08 |
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