JP2000013635A - クロック制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 パソコン信号をサンプリングするサンプリン
グクロックの位相を自動的に最適な位相に調整すること
ができるクロック制御回路を提供する。 【解決手段】 ＰＬＬ回路５は位相調整器５２を備え、
パソコンからの水平同期信号に同期したサンプリングク
ロックＣＫを発生する。位相検出器６は、クロックＣＫ
によりサンプリングされたパソコン信号のサンプリング
位相を検出し、正しい位相よりずれているときに位相制
御信号を発生する。位相制御信号を位相調整器５２に入
力し、クロックＣＫの位相を正しい位相となるように調
整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ（以下、パソコン）信号を表示するディスプレイ
装置やテレビジョン受像機に用いられるクロック制御回
路に関する。

【０００２】

【従来の技術】ディスプレイ装置への入力信号は一般的
にＲＧＢアナログ信号である場合が普通である。よっ
て、パソコン信号をディスプレイ装置に入力する際は、
パソコン信号のデジタル画素データをＤ／Ａ変換してア
ナログ値とする。ディスプレイ装置は内部で、例えばパ
ソコンの出力モードがVGA，SVGA，XGA等に変化しても、
画素数が一定である表示デバイスに対して最適な画素数
に画素変換を行って表示する。

【０００３】例えば、表示デバイスが８００×６００画
素の場合、パソコンより与えられる信号が８００×６０
０画素の場合には、画素数を変換する必要はないが、６
４０×４８０画素や１０８０×７６８画素等の場合に
は、水平，垂直共に画素数を変換する必要がある。この
ような画素数の変換はデジタル的に行うのが適してい
る。そこで、ディスプレイ装置は、入力信号をＡ／Ｄコ
ンバータでサンプリングして必要な変換処理等を行った
後、パソコン信号を表示デバイスにて表示する。

【０００４】図７は従来のクロック制御回路を備えたデ
ィスプレイ装置を示すブロック図である。図７におい
て、アナログＲ，Ｇ，Ｂ信号であるパソコン信号は、Ａ
／Ｄコンバータ１に入力される。Ａ／Ｄコンバータ１は
パソコン信号をデジタル信号に変換し、信号処理回路２
に入力する。信号処理回路２は画素数変換やその他各種
の信号処理を施し、Ｄ／Ａコンバータ３に入力する。

【０００５】Ｄ／Ａコンバータ３はデジタル信号をアナ
ログ信号に変換し、表示デバイス４に入力する。表示デ
バイス４は入力されたアナログ信号（パソコン信号）を
表示する。これらのＡ／Ｄコンバータ１，信号処理回路
２，Ｄ／Ａコンバータ３には、ＰＬＬ回路５より供給さ
れるサンプリングクロックＣＫが入力される。

【０００６】クロック制御回路であるＰＬＬ回路５は、
位相検波器５１，位相調整器５２，ローパスフィルタ
（ＬＰＦ）５３，電圧制御発振器（ＶＣＯ）５４，分周
器５５を備えて構成されている。位相検波器５１にはパ
ソコンより水平同期信号が入力され、位相検波器５１は
入力された水平同期信号と分周器５５の出力とを位相比
較し、位相差に応じた検出電圧を位相調整器５２に入力
する。

【０００７】位相調整器５２はユーザ調整による位相調
整信号に応じて位相検波器５１からの検出電圧をオフセ
ットし、ＬＰＦ５２に入力する。ＬＰＦ５２は入力され
た検出電圧を平滑し、制御電圧をＶＣＯ５４に入力す
る。ＶＣＯ５４は入力された制御電圧に応じて発振し、
サンプリングクロックＣＫを出力する。このサンプリン
グクロックＣＫは分周器５５に入力されて１／Ｎに分周
される。分周器５５の出力は位相検波器５１に入力され
る。

【０００８】この図７に示す構成では、ＰＬＬ回路５が
位相調整器５２を備えているので、サンプリングクロッ
クＣＫの位相をパソコン信号のデータ位相に正しく一致
させることができる。サンプリングクロックＣＫの位相
をパソコン信号のデータ位相に正しく一致させると、サ
ンプリングクロックＣＫの位相がパソコン信号のデータ
位相に正しく一致していない場合に発生する各種の不具
合（画像のノイズ等）を取り除くことができる。

【０００９】例えば、パソコン信号がSVGA信号の場合、
画素数は８００×６００であり、ＰＬＬ回路５は１水平
期間に１０５６個の水平同期信号にロックしたサンプリ
ングクロックＣＫを生成する。従って、分周器５５にお
ける１／Ｎ分周のＮの値は１０５６である。この場合、
水平同期信号の周波数を３０ｋＨｚとすれば、サンプリ
ングクロックＣＫの周波数は３０ｋＨｚ×１０５６＝３
１．６ＭＨｚとなる。

【００１０】

【発明が解決しようとする課題】このように、従来のク
ロック制御回路においては、ユーザが画像のノイズを視
覚的に判定しながら、サンプリングクロックＣＫの位相
を設定しなければならなかった。何らかの原因で時間的
に最適なサンプリングクロックＣＫの位相が変化した
り、パソコンとディスプレイ装置とを接続するケーブル
のインピーダンスや長さが変化した場合、入力されたパ
ソコン信号とサンプリングクロックＣＫとの位相は不安
定に変化する。ＰＬＬ回路５の安定性が十分でない場合
も同様である。

【００１１】この不安定性は、パソコン信号がXGAやSXG
Aのように、クロック周波数が高くなると一層大きくな
る。従って、ユーザはその都度、最適化調整を行う必要
があるので、大きな負担となり、また、ディスプレイ装
置の表示品質が安定しないという重大な欠点を有するこ
とになる。

【００１２】本発明はこのような問題点に鑑みなされた
ものであり、パソコン信号をサンプリングするサンプリ
ングクロックの位相を自動的に最適な位相に調整するこ
とができるクロック制御回路を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、所定のサンプリングクロ
ックを発生し、このサンプリングクロックの位相を制御
するクロック制御回路において、コンピュータより入力
される水平同期信号が入力され、この水平同期信号に同
期したサンプリングクロックを発生する位相調整器（５
２）を備えたＰＬＬ回路（５）と、前記サンプリングク
ロックによりサンプリングされてデジタル信号とされた
コンピュータ信号のサンプリング位相を検出し、サンプ
リング位相が正しい位相よりずれているときに位相制御
信号を発生する位相検出器（６）とを備えて構成し、前
記位相制御信号を前記位相調整器に入力することによっ
て、前記サンプリングクロックの位相を、前記コンピュ
ータ信号のサンプリング位相が正しい位相となるように
調整するよう構成したことを特徴とするクロック制御回
路を提供するものである。

【００１４】

【発明の実施の形態】以下、本発明のクロック制御回路
について、添付図面を参照して説明する。図１は本発明
のクロック制御回路の一実施例を示すブロック図、図２
は図１中の位相検出器６の具体的構成を示すブロック
図、図３は図１中の位相検出器６の動作を説明するため
のフローチャート、図４は本発明のクロック制御回路を
説明するための図、図５は本発明のクロック制御回路に
用いて好適なパソコン信号の例を示す図、図６は図５に
示すパソコン信号を発生するためのコンピュータ信号発
生装置の一例を示すブロック図である。なお、図１にお
いて、図７と同一部分には同一符号が付してある。

【００１５】図１において、アナログＲ，Ｇ，Ｂ信号で
あるパソコン信号は、Ａ／Ｄコンバータ１に入力され
る。Ａ／Ｄコンバータ１はパソコン信号をデジタル信号
に変換し、信号処理回路２に入力する。信号処理回路２
は画素数変換やその他各種の信号処理を施し、Ｄ／Ａコ
ンバータ３に入力する。

【００１６】Ｄ／Ａコンバータ３はデジタル信号をアナ
ログ信号に変換し、表示デバイス４に入力する。表示デ
バイス４は入力されたアナログ信号（パソコン信号）を
表示する。これらのＡ／Ｄコンバータ１，信号処理回路
２，Ｄ／Ａコンバータ３には、ＰＬＬ回路５より供給さ
れるサンプリングクロックＣＫが入力される。

【００１７】Ａ／Ｄコンバータ１より出力されたデジタ
ル信号とされたパソコン信号は、本発明により新たに加
えられた位相検出器６に入力される。位相検出器６は後
に詳述するようにしてパソコン信号のサンプリング位相
を検出する。位相検出器６は位相制御信号出力端子６１
を備えており、この位相制御信号出力端子６１より位相
制御信号を出力する。位相検出器６と後述のＰＬＬ回路
５がクロック制御回路を構成する。

【００１８】ＰＬＬ回路５は、位相検波器５１，位相調
整器５２，ローパスフィルタ（ＬＰＦ）５３，電圧制御
発振器（ＶＣＯ）５４，分周器５５を備えて構成されて
いる。また、ＰＬＬ回路５は、位相検出器６からの位相
制御信号を入力する位相制御端子５６を備えている。

【００１９】位相検波器５１にはパソコンより水平同期
信号が入力され、位相検波器５１は入力された水平同期
信号と分周器５５の出力とを位相比較し、位相差に応じ
た検出電圧を位相調整器５２に入力する。位相調整器５
２には位相制御端子５６を介して位相検出器６からの位
相制御信号が入力される。

【００２０】位相調整器５２は位相制御信号に応じて位
相検波器５１からの検出電圧をオフセットし、ＬＰＦ５
２に入力する。ＬＰＦ５２は入力された検出電圧を平滑
し、制御電圧をＶＣＯ５４に入力する。ＶＣＯ５４は入
力された制御電圧に応じて発振し、サンプリングクロッ
クＣＫを出力する。このサンプリングクロックＣＫは分
周器５５に入力されて１／Ｎに分周される。分周器５５
の出力は位相検波器５１に入力される。

【００２１】この図１に示す構成では、ＰＬＬ回路５が
位相調整器５２を備え、位相検出器６からの位相制御信
号に応じて自動的に位相を調整するので、サンプリング
クロックＣＫの位相をパソコン信号のデータ位相に正し
く一致させることができる。サンプリングクロックＣＫ
の位相をパソコン信号のデータ位相に正しく一致させる
と、サンプリングクロックＣＫの位相がパソコン信号の
データ位相に正しく一致していない場合に発生する各種
の不具合（画像のノイズ等）を取り除くことができる。

【００２２】ここで、位相検出器６の構成及び動作につ
いて詳細に説明する。図２に示すように、位相検出器６
は、演算部６１１と制御部６１２とを備えるＣＰＵ６１
と、メモリ６２と、Ｄ／Ａコンバータ６３とを備えて構
成されている。

【００２３】図２において、ＣＰＵ６１の演算部６１１
には、水平同期信号（ＨＤ）及び垂直同期信号（ＶＤ）
が入力されると共に、Ａ／Ｄコンバータ１からのデジタ
ルデータＤ１，Ｄ２，Ｄ３…が入力される。演算部６１
１は、デジタルデータＤ１，Ｄ２，Ｄ３…の内の連続し
た複数データを用い、隣接するデータ値の差分の合計値
Ｓを求める。

【００２４】メモリ６２は、演算部６１１より出力され
る合計値Ｓを所定期間分、Ｓ１，Ｓ２，Ｓ３…として蓄
積する。メモリ６２に蓄積された合計値Ｓ１，Ｓ２，Ｓ
３…はＣＰＵ６１の制御部６１２に入力される。制御部
６１２は、後述する手法によってパソコン信号のサンプ
リング位相が最適であるか否かを判定し、その判定結果
に応じて位相制御信号を出力する。この位相制御信号
は、Ｄ／Ａコンバータ６３によってアナログ信号とさ
れ、位相制御信号出力端子６１より出力される。

【００２５】さらに、位相検出器６の動作について、図
３及び図４を用いて説明する。図４は、パソコン信号の
サンプリング位相とそのサンプリング位相によってサン
プリングした場合に得られるデジタルデータ列との関係
を示しており、（Ａ）はサンプリング位相が正しい位相
より進んだ方向にずれた場合、（Ｂ）はサンプリング位
相が正しい場合、（Ｃ）はサンプリング位相が正しい位
相より遅れる方向にずれた場合である。図４において、
（Ａ）ではデータ列をＤl1〜Ｄl6とし、（Ｂ）ではデー
タ列をＤj1〜Ｄj6とし、（Ｃ）データ列をＤh1〜Ｄh6と
している。

【００２６】図４に示すような、画素が交互に最大値と
最小値に変化するパソコン信号の場合、サンプリングク
ロックＣＫによるサンプリングは、図４（Ｂ）に示すよ
うに、画素の最大値と最小値とをデジタルデータとして
得るのが正しい位相である。

【００２７】そこで、位相検出器６は次のようにしてサ
ンプリング位相を検出し、サンプリング位相が図４
（Ａ），（Ｃ）のようにずれている場合には、位相制御
信号を発生する。図３において、演算部６１１は、ステ
ップＳ１で、水平方向に隣接するデータ値の差分の合計
値Ｓを演算する。デジタルデータＤ１〜Ｄ６より合計値
Ｓを演算する場合、合計値Ｓは次のようにして得られ
る。

【００２８】Ｓ＝|D1−D2|＋|D2−D3|＋|D3−D4|＋|D4
−D5|＋|D5−D6|

【００２９】この合計値Ｓが最大値のとき、サンプリン
グ位相は図4（Ｂ）に示すような正しい位相である。

【００３０】そして、ステップＳ２で、所定期間分の合
計値Ｓを、メモリ６２にＳ１，Ｓ２，Ｓ３…として蓄積
する。制御部６１２は、ステップＳ３で、メモリ６２よ
り入力された合計値Ｓ１，Ｓ２，Ｓ３…より、サンプリ
ング位相が最適であるかを判定する。最大値を示す合計
値Ｓが正しいサンプリング位相であると判断することが
できる。

【００３１】このとき、制御部６１２は、再びステップ
Ｓ１に戻って同じ処理を繰り返す場合と、ステップＳ４
による処理を行った後、再びステップＳ１に戻って同じ
処理を繰り返す場合とを選択する。ステップＳ４では、
表示デバイス4に表示される画像に影響を及ぼさない程
度の微少な位相制御を施すよう、位相制御信号を発生す
る。

【００３２】パソコン信号は、図４に示すように、変化
のある信号ばかりではなく、場合によっては全く変化の
ない信号である場合もある。この場合には、演算部６１
１の演算結果である合計値Ｓ１，Ｓ２，Ｓ３…は、位相
が正しくなくても同じ値となり、見かけ上、位相が正し
いような状態となってしまう。

【００３３】そこで、制御部６１２は、最大値を示す合
計値Ｓが得られなかったり、合計値Ｓ１，Ｓ２，Ｓ３…
にほとんど差がないような場合には、ステップＳ４によ
る処理を行う。ステップＳ４で、サンプリング位相を進
む方向もしくは遅れる方向に微少に動かすことによっ
て、より値の大きな合計値Ｓが得られるかどうかを判断
する。これによって、サンプリング位相が最適であるか
を正確に判定することができる。微少な位相制御を施す
ことによってより値の大きな合計値Ｓが得られた場合に
は、その最大値を示す合計値Ｓが正しいサンプリング位
相である。

【００３４】そして、制御部６１２は、ステップＳ５
で、サンプリング位相が図4（Ａ），（Ｃ）のようにず
れている場合には、サンプリング位相を調整すべく、位
相制御信号を発生する。なお、上記のサンプリング位相
の微少制御もこれと同様に行う。この位相制御信号は、
Ｄ／Ａコンバータ６３によってアナログ信号とされ、位
相制御信号出力端子６１及び位相制御端子５６を介して
位相調整器５２に入力されるので、サンプリングクロッ
クＣＫの位相をパソコン信号のデータ位相に正しく一致
させることが可能となる。

【００３５】なお、合計値Ｓの値が所定値以下の場合
は、ステップＳ３での判定を保留したり、また、合計値
Ｓが急に大きく変化した場合は、パソコン信号の内容が
変化したものと判定して前後のデータ群から除外するこ
とが望ましい。サンプリング位相の最適値は、時間的に
急に変動するものではないので、上記のステップＳ４に
おける微少な位相制御及びステップＳ３における判定
は、長い時定数によって時間をかけて行えばよい。図３
に示す位相検出は、図２に示すＣＰＵ６１を用いて、ソ
フトウェアによって容易に実現することができる。

【００３６】以上説明した本発明のクロック制御回路に
よるサンプリングクロックＣＫの制御は、以下に説明す
るように、パソコン信号にサンプリング位相の検出を容
易にするレファレンス信号を挿入することによって、極
めて容易に実現することが可能となる。

【００３７】図５（Ａ），（Ｂ）は、パソコン信号に挿
入するレファレンス信号Ｓrefの例を示している。図５
（Ａ）は、パソコン信号の画面の最終ラインに２値の画
素毎に変化するデータ群よりなるレファレンス信号Ｓre
fをそれぞれのフィールドに挿入したものである。図５
（Ｂ）は、パソコン信号の画面の最終ラインに２値の画
素毎に変化するデータ群よりなる２種類のレファレンス
信号Ｓref1，Ｓref2を時間的に交互に挿入したものであ
る。

【００３８】図５（Ａ），（Ｂ）に示すレファレンス信
号Ｓref，Ｓref1，Ｓref2の２値は、それぞれ所定の値
でよい。一例として、最大値と最小値を用いることがで
きる。図５（Ｂ）に示す２種類のレファレンス信号Ｓre
f1，Ｓref2は、１フィールド毎に交互に切り換わるもの
であってもよく、複数フィールド毎に交互に切り換わる
ものであってもよい。

【００３９】図５（Ａ）の例では、画面の最終ライン
は、破線状の模様のように認識されることになるが、画
素が小さいので視覚上ほとんど目立つことなく、目障り
になることはない。また、図５（Ｂ）の例では、同一位
置の画素は例えば最大値と最小値で交互に変化するの
で、画面の最終ラインは、一本の灰色のラインのように
認識されることになる。図５（Ｂ）の例では、図５
（Ａ）の例よりさらに視覚上目立たない。

【００４０】この種のレファレンス信号Ｓref（Ｓref
1，Ｓref2を含む）は、複数ラインに挿入してもよい
し、挿入する位置も図５の例に限定されるものではな
い。レファレンス信号Ｓrefを表示エリア外に設けて視
覚的な違和感を完全になくすることも可能である。レフ
ァレンス信号Ｓrefを挿入する期間は、1画面を構成する
フィールド期間の表示エリア内（実際の画面内）でも表
示エリア外（実際の画面外）でもよい。また、レファレ
ンス信号ＳrefはＲ，Ｇ，Ｂ信号の全てに挿入してもよ
いし、Ｒ，Ｇ，Ｂ信号のいずれかの１つもしくは２つに
挿入してもよい。

【００４１】次に、図６を用いて、このようなレファレ
ンス信号Ｓrefを有するパソコン信号（グラフィックス
信号）を発生するコンピュータ信号発生装置の構成の一
例について説明する。図6において、メインＣＰＵ１０
とローカルＣＰＵ１１とはＰＣＩバス等によって接続さ
れ、メインＣＰＵ１０はローカルＣＰＵ１１を制御す
る。ローカルＣＰＵ１１は、ＤＲＡＭ１１１，ＣＰＵ１
１２，ＤＳＰ（デジタル・シグナル・プロセッサ）１１
３を備えて構成されている。

【００４２】メインＣＰＵ１０が所定の画像の描画を指
示すると、ローカルＣＰＵ１１は、グラフィックアクセ
ラレータ１２に対し、その画像の描画を指示する。な
お、メインＣＰＵ１０によるローカルＣＰＵ１１に対す
る命令は、メインＣＰＵ１０が行う描画のための動作以
外の動作スピードを損なわないよう、最小の情報伝送に
よって行われる。

【００４３】グラフィックアクセラレータ１２は、デー
タ発生部１２１，アドレス発生部１２２，タイミング発
生部１２３，ランダムアクセスメモリＤ／Ａコンバータ
（RAMDAC）１２４を備えて構成されている。データ発生
部１２１は画像データを発生し、アドレス発生部１２２
はアドレスを発生する。これらの画像データ及びアドレ
スはグラフィックメモリ１３に入力される。

【００４４】タイミング発生部１２３はデータ発生部１
２１及びアドレス発生部１２２にタイミング信号を発生
すると共に、グラフィックメモリ１３の書き込みクロッ
クＷＣＫと読み出しクロックＲＣＫとを発生し、グラフ
ィックメモリ１３に入力する。データ発生部１２１が発
生した画像データは、グラフィックメモリ１３のアドレ
ス発生部１２２が発生したアドレスに書き込まれる。

【００４５】グラフィックメモリ１３に書き込まれた画
像データは、所定の順序及び速さで読み出され、RAMDAC
１２４に入力される。グラフィックメモリ１３より読み
出される画像データがシリアルデータであるとすると、
RAMDAC１２４はこれをパラレルデータに変換すると共
に、アナログ信号に変換する。これによって、RAMDAC１
２４からは、アナログのＲ，Ｇ，Ｂ信号が出力される。

【００４６】図５で説明したようなレファレンス信号Ｓ
refを有するパソコン信号を発生する場合、画面中の画
像とレファレンス信号Ｓrefとをグラフィックメモリ１
３における同一の描画プレーンに描画してもよいし、画
面中の画像とレファレンス信号Ｓrefとを別々の描画プ
レーンに描画してもよい。

【００４７】レファレンス信号Ｓrefを描画プレーンに
描画する場合には、メインＣＰＵ１０が、レファレンス
信号Ｓrefを描画するラインとライン数、また、２値デ
ータのそれぞれの値等を指定することによって、時間毎
に更新される各描画プレーンに常時描画させるように制
御する。図５（Ａ）のようなレファレンス信号Ｓrefと
するか、図５（Ｂ）のようなレファレンス信号Ｓref1，
Ｓref2とするかは、あるいは、その他のレファレンス信
号とするかは、メインＣＰＵ１０がローカルＣＰＵに与
えるコマンドを適宜に設定することによって、任意に実
現することができる。

【００４８】以上のようなレファレンス信号Ｓrefを挿
入したパソコン信号であれば、図１中の位相検出器６
は、レファレンス信号Ｓrefを用いることによって、パ
ソコン信号のサンプリング位相が正しい位相となってい
るかを、極めて容易に検出することができる。

【００４９】

【発明の効果】以上詳細に説明したように、本発明のク
ロック制御回路は、コンピュータより入力される水平同
期信号が入力され、この水平同期信号に同期したサンプ
リングクロックを発生する位相調整器を備えたＰＬＬ回
路と、そのサンプリングクロックによりサンプリングさ
れてデジタル信号とされたコンピュータ信号のサンプリ
ング位相を検出し、サンプリング位相が正しい位相より
ずれているときに位相制御信号を発生する位相検出器と
を備えて構成し、位相制御信号を位相調整器に入力する
ことによって、サンプリングクロックの位相を、コンピ
ュータ信号のサンプリング位相が正しい位相となるよう
に調整するよう構成したので、サンプリングクロックの
位相を自動的に最適な位相に調整することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１中の位相検出器６の具体的構成を示すブロ
ック図である。

【図３】図１中の位相検出器６の動作を説明するための
フローチャートである。

【図４】本発明を説明するための図である。

【図５】本発明に用いて好適なパソコン信号の例を示す
図である。

【図６】図５に示すパソコン信号を発生するためのコン
ピュータ信号発生装置の一例を示すブロック図である。

【図７】従来例を示すブロック図である。

【符号の説明】

１ Ａ／Ｄコンバータ ２ 信号処理回路 ３ Ｄ／Ａコンバータ ４ 表示デバイス ５ ＰＬＬ回路 ６ 位相検出器 １０ メインＣＰＵ １１ ローカルＣＰＵ １２ グラフィックアクセラレータ １３ グラフィックメモリ ５１ 位相検波器 ５２ 位相調整器 ５３ ローパスフィルタ ５４ 電圧制御発振器 ５５ 分周器 ５６ 位相制御端子 ６１ 位相制御信号出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定のサンプリングクロックを発生し、こ
   のサンプリングクロックの位相を制御するクロック制御
   回路において、 コンピュータより入力される水平同期信号が入力され、
   この水平同期信号に同期したサンプリングクロックを発
   生する位相調整器を備えたＰＬＬ回路と、 前記サンプリングクロックによりサンプリングされてデ
   ジタル信号とされたコンピュータ信号のサンプリング位
   相を検出し、サンプリング位相が正しい位相よりずれて
   いるときに位相制御信号を発生する位相検出器とを備え
   て構成し、 前記位相制御信号を前記位相調整器に入力することによ
   って、前記サンプリングクロックの位相を、前記コンピ
   ュータ信号のサンプリング位相が正しい位相となるよう
   に調整するよう構成したことを特徴とするクロック制御
   回路。
2. 【請求項２】前記位相検出器は、前記コンピュータ信号
   の水平方向に隣接した画素の差分値が最大となる状態を
   正しいサンプリング位相であると判断することを特徴と
   する請求項１記載のクロック制御回路。
3. 【請求項３】前記位相検出器は、前記サンプリングクロ
   ックの位相を微少変動させつつ前記差分値が最大となる
   状態を検出することを特徴とする請求項２記載のクロッ
   ク制御回路。