JPS6239516B2 - - Google Patents
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- JPS6239516B2 JPS6239516B2 JP56075889A JP7588981A JPS6239516B2 JP S6239516 B2 JPS6239516 B2 JP S6239516B2 JP 56075889 A JP56075889 A JP 56075889A JP 7588981 A JP7588981 A JP 7588981A JP S6239516 B2 JPS6239516 B2 JP S6239516B2
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- transistor
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- 230000002093 peripheral effect Effects 0.000 claims description 4
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- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、パワーセーブ回路を内蔵し、相補
形MOSトランジスタで構成される半導体集積回
路装置に関する。
形MOSトランジスタで構成される半導体集積回
路装置に関する。
（従来の技術）
近年、半導体記憶装置の消費電力を削減するた
め、各種の製造方法あるいは回路構成が提案され
ている。例えばデータ入力部、演算処理部および
メモリ等で構成されるコンピユータにおいては、
データ入出力および演算処理の各動作が行なわれ
ない場合でもリードライトメモリ（RWM）の記
憶保持が要求されることが多い。この場合、
RWMの記憶保持に必要な電力のみを供給して、
動作を停止させる入出力部および演算処理部には
電力を供給しない方法をとることによつてコンピ
ユータ全体の消費電力を少なくしてパワーセーブ
する方式が用いられている。また、Ｎチヤネル形
MOSトランジスタで構成される集積回路装置に
おいては、パワーセーブ時の消費電流削減のた
め、第２図に示すようにＶCCおよびＶDDの２種類
の電源が使用される。すなわち、電源ＶCCをパワ
ーセーブ時には電源を必要としない回路１１用の
電源とし、電源ＶDDは、例えばメモリ等のパワー
セーブ時にも電源を必要とする回路１２の電源と
する。そして、パワーセーブ時にはＶDDだけを供
給し、ＶCCを供給しなければ消費電流を削減でき
る。
め、各種の製造方法あるいは回路構成が提案され
ている。例えばデータ入力部、演算処理部および
メモリ等で構成されるコンピユータにおいては、
データ入出力および演算処理の各動作が行なわれ
ない場合でもリードライトメモリ（RWM）の記
憶保持が要求されることが多い。この場合、
RWMの記憶保持に必要な電力のみを供給して、
動作を停止させる入出力部および演算処理部には
電力を供給しない方法をとることによつてコンピ
ユータ全体の消費電力を少なくしてパワーセーブ
する方式が用いられている。また、Ｎチヤネル形
MOSトランジスタで構成される集積回路装置に
おいては、パワーセーブ時の消費電流削減のた
め、第２図に示すようにＶCCおよびＶDDの２種類
の電源が使用される。すなわち、電源ＶCCをパワ
ーセーブ時には電源を必要としない回路１１用の
電源とし、電源ＶDDは、例えばメモリ等のパワー
セーブ時にも電源を必要とする回路１２の電源と
する。そして、パワーセーブ時にはＶDDだけを供
給し、ＶCCを供給しなければ消費電流を削減でき
る。
ところで、最近、消費電力をさらに削減するた
めに、従来はＮチヤネル形MOSトランジスタで
構成されていた集積回路を相補形MOS（以下、
Ｃ−MOSと称する）トランジスタで構成しよう
としている。一般にＣ−MOS回路は単一電源で
使用される。また、Ｃ−MOS回路の消費電力
は、この回路を構成する内部の各回路素子の入出
力信号の動作周波数が大きくなると増大する。メ
モリの情報保持のみが要求される場合は、この周
波数はゼロで良く、この場合の消費電力は非常に
小さくなる。このため、Ｃ−MOS集積回路にお
けるパワーセーブは、Ｎチヤネル形MOS集積回
路で行なわれている方式は用いられず、電源は供
給したままで動作周波数をゼロにする、すなわち
クロツク発振を停止させる方法が用いられる。
めに、従来はＮチヤネル形MOSトランジスタで
構成されていた集積回路を相補形MOS（以下、
Ｃ−MOSと称する）トランジスタで構成しよう
としている。一般にＣ−MOS回路は単一電源で
使用される。また、Ｃ−MOS回路の消費電力
は、この回路を構成する内部の各回路素子の入出
力信号の動作周波数が大きくなると増大する。メ
モリの情報保持のみが要求される場合は、この周
波数はゼロで良く、この場合の消費電力は非常に
小さくなる。このため、Ｃ−MOS集積回路にお
けるパワーセーブは、Ｎチヤネル形MOS集積回
路で行なわれている方式は用いられず、電源は供
給したままで動作周波数をゼロにする、すなわち
クロツク発振を停止させる方法が用いられる。
しかし、上述したようなＣ−MOS回路のパワ
ーセーブ方式では、メモリの周辺回路として設け
られる書き込み制御回路を通して流れる電流は低
減できない。この書き込み制御回路は出力信号の
立ち上がりを速く、且つ“Ｈ”レベルを保持する
時の電流消費を低減できる出力回路として用いら
れており、例えば第３図に示すように構成されて
いる。すなわち、電源ＶCCと接地点間にはＰチヤ
ネル形のMOSトランジスタTr1とＮチヤネル形の
MOSトランジスタTr2とが直列接続され、上記電
源ＶCCと上記MOSトランジスタTr1とTr2との接
続点間にはＰチヤネル形のMOSトランジスタTr3
が接続される。上記トランジスタTr1，Tr2のゲ
ート電極にはインバータ回路１３の出力端が接続
され、上記トランジスタTr3のゲート電極にはナ
ンド回路１４の出力端が接続される。上記インバ
ータ回路１３の入力端には端子INが接続され、
この端子INには制御信号ＶINが供給される。ま
た、上記ナンド回路１４の一方の入力端には上記
端子INが接続されて制御信号ＶINが供給され、
他方の入力端には端子WEが接続されて上記制御
信号ＶINの論理レベル反転を行なう時に発生され
る書き込み制御信号ＶWEが供給される。そして、
上記トランジスタTr1，Tr3とTr2との接続点に接
続された出力端子OUTから出力信号ＶOUTを得る
ようになつている。なお、図示しないが、この出
力端子OUTには外部回路が接続される。
ーセーブ方式では、メモリの周辺回路として設け
られる書き込み制御回路を通して流れる電流は低
減できない。この書き込み制御回路は出力信号の
立ち上がりを速く、且つ“Ｈ”レベルを保持する
時の電流消費を低減できる出力回路として用いら
れており、例えば第３図に示すように構成されて
いる。すなわち、電源ＶCCと接地点間にはＰチヤ
ネル形のMOSトランジスタTr1とＮチヤネル形の
MOSトランジスタTr2とが直列接続され、上記電
源ＶCCと上記MOSトランジスタTr1とTr2との接
続点間にはＰチヤネル形のMOSトランジスタTr3
が接続される。上記トランジスタTr1，Tr2のゲ
ート電極にはインバータ回路１３の出力端が接続
され、上記トランジスタTr3のゲート電極にはナ
ンド回路１４の出力端が接続される。上記インバ
ータ回路１３の入力端には端子INが接続され、
この端子INには制御信号ＶINが供給される。ま
た、上記ナンド回路１４の一方の入力端には上記
端子INが接続されて制御信号ＶINが供給され、
他方の入力端には端子WEが接続されて上記制御
信号ＶINの論理レベル反転を行なう時に発生され
る書き込み制御信号ＶWEが供給される。そして、
上記トランジスタTr1，Tr3とTr2との接続点に接
続された出力端子OUTから出力信号ＶOUTを得る
ようになつている。なお、図示しないが、この出
力端子OUTには外部回路が接続される。
上記のような構成において、書き込み制御信号
ＶWEは制御信号ＶINのレベルが切り換えられる毎
に一定期間“Ｈ”レベルになる。そして、制御信
号ＶINが“Ｌ”レベルから“Ｈ”レベルに切り換
えられた時に書き込み制御信号ＶWEが“Ｈ”レベ
ルになると、インバータ回路１３の出力が“Ｌ”
レベルとなるとともにナンド回路１４の出力が
“Ｌ”レベルとなる。これによつてトランジスタ
Tr1，Tr3がオン状態となり、出力端子OUTには
電源ＶCCからトランジスタTr1を介して、および
トランジスタTr3を介して電流が供給されるので
出力信号ＶOUTの立ち上がりが速くなる。所定時
間経過後、書き込み指令信号ＶWEが“Ｌ”レベル
になると、トランジスタTr3はオフ状態となり、
出力端子OUTにはトランジスタTr1のみを介して
電流が供給され、出力端子OUTの“Ｈ”レベル
が保持される。
ＶWEは制御信号ＶINのレベルが切り換えられる毎
に一定期間“Ｈ”レベルになる。そして、制御信
号ＶINが“Ｌ”レベルから“Ｈ”レベルに切り換
えられた時に書き込み制御信号ＶWEが“Ｈ”レベ
ルになると、インバータ回路１３の出力が“Ｌ”
レベルとなるとともにナンド回路１４の出力が
“Ｌ”レベルとなる。これによつてトランジスタ
Tr1，Tr3がオン状態となり、出力端子OUTには
電源ＶCCからトランジスタTr1を介して、および
トランジスタTr3を介して電流が供給されるので
出力信号ＶOUTの立ち上がりが速くなる。所定時
間経過後、書き込み指令信号ＶWEが“Ｌ”レベル
になると、トランジスタTr3はオフ状態となり、
出力端子OUTにはトランジスタTr1のみを介して
電流が供給され、出力端子OUTの“Ｈ”レベル
が保持される。
しかし、上記のような構成では、パワーセーブ
時に制御信号ＶINが“Ｌ”レベルであれば良い
が、ＶINが“Ｈ”レベルの状態で回路動作が停止
されると、トランジスタTr1がオン状態であるた
め、電源ＶCCからトランジスタTr1および出力端
子OUTを介して外部回路の接地点に貫通電流が
流れる。上記書き込み指令信号ＶWEはパワーセー
ブ時には“Ｌ”レベルとなるのでトランジスタ
Tr3はオフ状態であるが、制御信号ＶINは回路設
計によつて“Ｈ”レベルまたは“Ｌ”レベルのど
ちらで停止するか確定していない。このため、パ
ワーセーブ時にも貫通電流が流れる可能性があ
り、この電流は消費電力の少ないＣ−MOS回路
では無視できず問題となる。
時に制御信号ＶINが“Ｌ”レベルであれば良い
が、ＶINが“Ｈ”レベルの状態で回路動作が停止
されると、トランジスタTr1がオン状態であるた
め、電源ＶCCからトランジスタTr1および出力端
子OUTを介して外部回路の接地点に貫通電流が
流れる。上記書き込み指令信号ＶWEはパワーセー
ブ時には“Ｌ”レベルとなるのでトランジスタ
Tr3はオフ状態であるが、制御信号ＶINは回路設
計によつて“Ｈ”レベルまたは“Ｌ”レベルのど
ちらで停止するか確定していない。このため、パ
ワーセーブ時にも貫通電流が流れる可能性があ
り、この電流は消費電力の少ないＣ−MOS回路
では無視できず問題となる。
（発明が解決しようとする問題点）
上述したように、書き込み制御回路を備えた従
来の半導体集積回路装置では、パワーセーブ時に
この書き込み制御回路を構成するトランジスタを
介して外部回路に貫通電流が流れる可能性があ
り、この電流によつて消費電力が増大する欠点が
ある。
来の半導体集積回路装置では、パワーセーブ時に
この書き込み制御回路を構成するトランジスタを
介して外部回路に貫通電流が流れる可能性があ
り、この電流によつて消費電力が増大する欠点が
ある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、書き込み制御
回路を備えたＣ−MOS回路において、パワーセ
ーブ時の消費電力を確実に削減できる半導体集積
回路装置を提供することである。
もので、その目的とするところは、書き込み制御
回路を備えたＣ−MOS回路において、パワーセ
ーブ時の消費電力を確実に削減できる半導体集積
回路装置を提供することである。
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、書き込み制御回路における電源
と出力端子間に介在される出力端の“Ｈ”レベル
保持用のトランジスタと直列に、通常動作時はオ
ン状態、パワーセーブ時にはオフ状態に設定され
るMOSトランジスタを設けている。
達成するために、書き込み制御回路における電源
と出力端子間に介在される出力端の“Ｈ”レベル
保持用のトランジスタと直列に、通常動作時はオ
ン状態、パワーセーブ時にはオフ状態に設定され
るMOSトランジスタを設けている。
このように構成することにより、制御信号のレ
ベルに拘らずパワーセーブ時に書き込み制御回路
を構成するトランジスタおよび出力端子を介して
外部回路の接地点に流れる電流を上記MOSトラ
ンジスタで遮断して、消費電力を確実に削減でき
る。
ベルに拘らずパワーセーブ時に書き込み制御回路
を構成するトランジスタおよび出力端子を介して
外部回路の接地点に流れる電流を上記MOSトラ
ンジスタで遮断して、消費電力を確実に削減でき
る。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図はこの発明における半導体
集積回路装置の書き込み制御回路部を抽出して示
すもので、前記第３図と同一構成部分には同じ符
号を付している。電源ＶCCと接地点との間には、
Ｐチヤネル形のMOSトランジスタTr4，Tr1とＮ
チヤネル形のMOSトランジスタTr2とが直列接続
される。上記電源ＶCCと上記トランジスタTr1，
Tr2の接続点間には、Ｐチヤネル形のMOSトラン
ジスタTr3が接続される。そして、各トランジス
タTr1，Tr2，Tr3の接続点に接続された出力端子
OUTから出力信号ＶOUTが取り出されるようにす
る。そして、制御信号ＶINを端子INからインバ
ータ回路１３およびナンド回路１４にそれぞれ供
給し、インバータ回路１３の出力信号を上記トラ
ンジスタTr1およびTr2のゲート電極に供給す
る。また、ナンド回路１４の他方の入力端には、
上記制御信号ＶINの論理レベル反転を行なう時に
発生される書き込み指令信号ＶWEを端子WEから
供給し、このナンド回路１４の出力信号はトラン
ジスタTr3のゲート電極に供給する。そして、端
子PSに供給されパワーセーブ時に“Ｈ”レベル
となるパワーセーブ信号を、上記トランジスタ
Tr4のゲート電極に供給するようにして成る。
して説明する。第１図はこの発明における半導体
集積回路装置の書き込み制御回路部を抽出して示
すもので、前記第３図と同一構成部分には同じ符
号を付している。電源ＶCCと接地点との間には、
Ｐチヤネル形のMOSトランジスタTr4，Tr1とＮ
チヤネル形のMOSトランジスタTr2とが直列接続
される。上記電源ＶCCと上記トランジスタTr1，
Tr2の接続点間には、Ｐチヤネル形のMOSトラン
ジスタTr3が接続される。そして、各トランジス
タTr1，Tr2，Tr3の接続点に接続された出力端子
OUTから出力信号ＶOUTが取り出されるようにす
る。そして、制御信号ＶINを端子INからインバ
ータ回路１３およびナンド回路１４にそれぞれ供
給し、インバータ回路１３の出力信号を上記トラ
ンジスタTr1およびTr2のゲート電極に供給す
る。また、ナンド回路１４の他方の入力端には、
上記制御信号ＶINの論理レベル反転を行なう時に
発生される書き込み指令信号ＶWEを端子WEから
供給し、このナンド回路１４の出力信号はトラン
ジスタTr3のゲート電極に供給する。そして、端
子PSに供給されパワーセーブ時に“Ｈ”レベル
となるパワーセーブ信号を、上記トランジスタ
Tr4のゲート電極に供給するようにして成る。
このような出力回路において、通常動作時に出
力ポートとして出力端子OUTから“Ｈ”レベル
または“Ｌ”レベルのデータを出力する場合に
は、パワーセーブ信号を“Ｌ”レベルとし、トラ
ンジスタTr4をオン状態にする。この状態で制御
信号ＶINが“Ｈ”レベルとなるとトランジスタ
Tr2がオフ状態となり、トランジスタTr1はオン
状態となる。従つて、電源ＶCCからトランジスタ
Tr4，Tr1を介して、出力端子OUTに接続される
外部回路に電流が流れる。
力ポートとして出力端子OUTから“Ｈ”レベル
または“Ｌ”レベルのデータを出力する場合に
は、パワーセーブ信号を“Ｌ”レベルとし、トラ
ンジスタTr4をオン状態にする。この状態で制御
信号ＶINが“Ｈ”レベルとなるとトランジスタ
Tr2がオフ状態となり、トランジスタTr1はオン
状態となる。従つて、電源ＶCCからトランジスタ
Tr4，Tr1を介して、出力端子OUTに接続される
外部回路に電流が流れる。
ここで、書き込み制御信号ＶWEは制御信号ＶIN
のレベルが切り換えられる毎に一定期間“Ｈ”レ
ベルになる。制御信号ＶINが“Ｌ”レベルから
“Ｈ”レベルに切り換えられた時、書き込み指令
信号ＶWEが“Ｈ”レベルになるとナンド回路１４
の出力は“Ｌ”レベルとなり、トランジスタTr3
がオン状態となる。従つてこの時は電源ＶCCから
トランジスタTr4，Tr1を介して、またトランジ
スタTr3を介しても出力端子OUTに電流が供給さ
れるので、出力信号ＶOUTの立ち上がりが速くな
る。所定時間経過後、書き込み指令信号ＶWEが
“Ｌ”レベルになると、トランジスタTr3はオフ
状態となり、出力端子OUTを“Ｈ”レベルに保
持するための電流がトランジスタTr4，Tr1を介
して電源ＶCCから出力端子OUTに流れる。
のレベルが切り換えられる毎に一定期間“Ｈ”レ
ベルになる。制御信号ＶINが“Ｌ”レベルから
“Ｈ”レベルに切り換えられた時、書き込み指令
信号ＶWEが“Ｈ”レベルになるとナンド回路１４
の出力は“Ｌ”レベルとなり、トランジスタTr3
がオン状態となる。従つてこの時は電源ＶCCから
トランジスタTr4，Tr1を介して、またトランジ
スタTr3を介しても出力端子OUTに電流が供給さ
れるので、出力信号ＶOUTの立ち上がりが速くな
る。所定時間経過後、書き込み指令信号ＶWEが
“Ｌ”レベルになると、トランジスタTr3はオフ
状態となり、出力端子OUTを“Ｈ”レベルに保
持するための電流がトランジスタTr4，Tr1を介
して電源ＶCCから出力端子OUTに流れる。
そして、パワーセーブ時には、パワーセーブ信
号を“Ｈ”レベルとし、トランジスタTr4をオフ
状態にする。この時は、書き込み指令信号ＶWEは
“Ｌ”レベルとなつており、トランジスタTr3が
オフ状態であるので、制御信号ＶINのレベルに拘
らず電源ＶCCから出力端子OUTへの電流路を遮
断してパワーセーブ制御が確実に行なわれる。従
つて、パワーセーブ時には無駄な電流が流れず消
費電力を確実に削減できる。
号を“Ｈ”レベルとし、トランジスタTr4をオフ
状態にする。この時は、書き込み指令信号ＶWEは
“Ｌ”レベルとなつており、トランジスタTr3が
オフ状態であるので、制御信号ＶINのレベルに拘
らず電源ＶCCから出力端子OUTへの電流路を遮
断してパワーセーブ制御が確実に行なわれる。従
つて、パワーセーブ時には無駄な電流が流れず消
費電力を確実に削減できる。
［発明の効果］
以上説明したようにこの発明によれば、書き込
み制御回路を備えたＣ−MOS回路において、パ
ワーセーブ期間に出力端子から外部回路に流れる
電流を遮断するトランジスタを挿入したので、パ
ワーセーブ時の消費電力を確実に削減できる半導
体集積回路装置が得られる。
み制御回路を備えたＣ−MOS回路において、パ
ワーセーブ期間に出力端子から外部回路に流れる
電流を遮断するトランジスタを挿入したので、パ
ワーセーブ時の消費電力を確実に削減できる半導
体集積回路装置が得られる。
第１図はこの発明の一実施例に係わる半導体集
積回路装置の書き込み制御回路部を示す図、第２
図は従来のＮチヤネル形MOSトランジスタ回路
における消費電流の削減方法を説明するための構
成図、第３図は従来の半導体集積回路装置におけ
る書き込み制御回路部を示す図である。 Tr1〜Tr4……MOSトランジスタ、ＶCC……電
源、１３……インバータ回路、１４……ナンド回
路。
積回路装置の書き込み制御回路部を示す図、第２
図は従来のＮチヤネル形MOSトランジスタ回路
における消費電流の削減方法を説明するための構
成図、第３図は従来の半導体集積回路装置におけ
る書き込み制御回路部を示す図である。 Tr1〜Tr4……MOSトランジスタ、ＶCC……電
源、１３……インバータ回路、１４……ナンド回
路。
Claims (1)
- １ 常時電源を供給する必要のあるメモリと、相
補形MOSトランジスタで構成されクロツク信号
の供給あるいは非供給により信号入出力動作およ
び動作停止が制御される上記メモリの周辺装置と
を備える半導体集積回路装置において、上記周辺
装置における出力回路として、一端が電源の一方
に接続され制御信号で導通制御される第１導電形
の第1MOSトランジスタと、この第1MOSトラン
ジスタの他端と電源の他方間に接続され書き込み
指令信号と上記制御信号とに基づいて導通制御さ
れる第２導電形の第2MOSトランジスタと、一端
が上記第1MOSトランジスタと上記第2MOSトラ
ンジスタとの接続点に接続され上記制御信号で導
通制御される第２導電形の第3MOSトランジスタ
と、この第3MOSトランジスタの他端と電源の他
方間に接続され上記周辺装置の信号入出力動作停
止時に遮断される第２導電形の第4MOSトランジ
スタとを設け、上記第１、第２、第3MOSトラン
ジスタの接続点から出力信号を得ることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56075889A JPS57190351A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56075889A JPS57190351A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067215A Division JPS62259292A (ja) | 1987-03-20 | 1987-03-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57190351A JPS57190351A (en) | 1982-11-22 |
| JPS6239516B2 true JPS6239516B2 (ja) | 1987-08-24 |
Family
ID=13589317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56075889A Granted JPS57190351A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57190351A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449706Y2 (ja) * | 1985-07-04 | 1992-11-24 | ||
| JPS6289048U (ja) * | 1985-11-20 | 1987-06-06 | ||
| JPS62251817A (ja) * | 1986-04-24 | 1987-11-02 | Matsushita Electric Works Ltd | マイコンバツテリ−バツクアツプ回路 |
| JP2838967B2 (ja) * | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
-
1981
- 1981-05-20 JP JP56075889A patent/JPS57190351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57190351A (en) | 1982-11-22 |
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