JPH0449706Y2 - - Google Patents

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JPH0449706Y2
JPH0449706Y2 JP1985102219U JP10221985U JPH0449706Y2 JP H0449706 Y2 JPH0449706 Y2 JP H0449706Y2 JP 1985102219 U JP1985102219 U JP 1985102219U JP 10221985 U JP10221985 U JP 10221985U JP H0449706 Y2 JPH0449706 Y2 JP H0449706Y2
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JP
Japan
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input
mosfet
voltage
gate
circuit
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JP1985102219U
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Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は、高耐圧入力端子を有する集積回路に
関し、特に、保持モードを有し、電力消費の低減
された集積回路に関する。
(ロ) 従来の技術 従来、ケイ光表示管用の駆動回路を内蔵するマ
イクロコンピユータでは、高耐圧の入力端子が設
けられている。第2図は、マイクロコンピユータ
1によつてケイ光表示管2を駆動すると共にキー
スイツチ3の閉成を入力する場合であり、出力端
子P1〜P7の7個がセグメント駆動用に用いられ、
出力端子P8〜P11の4本がデジツト駆動用に用い
られると共に、デジツト駆動線とマトリクス状に
配置されたキースイツチ3の開閉情報を入力する
入力端子I1〜I3がキースイツチ3に接続されてい
る。出力端子P1〜P11及び入力端子I1〜I3にはプ
ルダウン抵抗4,5,6が接続され、−30Vの電
圧が印加されている。また、マイクロコンピユー
タ1の電源と共通の電源VDD(+5V)と入力端子
I4との間にはプルアツプ抵抗7が設けられ、入力
端子I4と電源−30Vとの間にはスイツチ3と用途
の異なるスイツチ8が接続されている。
第2図の如く使用されるマイクロコンピユータ
1の入力端子I1〜I4は高耐圧入力であり、このよ
うなマイクロコンピユータ1はCQ出版株式会社
から昭和59年5月10日に発行された「’84−’85
三洋半導体ハンドブツクマイクロコンピユータ/
MOS集積回路編」の第124頁から第127頁に記載
されている。
(ハ) 考案が解決しようとする問題点 通常、第2図に示されたマイクロコンピユータ
1には、ホールド機能が設けられてあり、停電等
の電源遮断時にコンデンサあるいは電池によるバ
ツクアツプをする場合、消費電流を極力少なくす
るようにしている。ところが、第2図のマイクロ
コンピユータ1の入力端子I4の如く、プルアツプ
抵抗7を用いる場合には、ホールドモードに於い
て、電源VDDから抵抗7を介して入力端子I4に電
流が流入し、更に、マイクロコンピユータ1の入
力回路を介して接地に電流が流れる。この電流に
より、バツクアツプ状態での消費電流が増加し、
バツクアツプ期間が短くなる欠点があつた。
(ニ) 問題点を解決するための手段 本考案は上述した点に鑑みて為されたものであ
り、電源電圧よりも大きな電圧を印加可能な外部
端子と、該外部端子からの信号を受け取る入力ゲ
ート回路と、該入力ゲート回路と外部端子間に設
けられた高耐圧のMOSFETと、入力ゲート回路
の入力に設けられたプルダウンMOSFETあるい
はプルアツプMOSFETとを備え、ホールドモー
ド時に入力ゲート回路の入力を禁止する制御信号
を高耐圧のMOSFETのゲートに印加したもので
ある。
(ホ) 作用 上述の手段に於いて、通常は制御信号により高
耐圧のMOSFETはオン状態にあり、この状態で
入力端子に高電圧が印加されると高耐圧の
MOSFETがオフとなつて入力ゲート回路への高
電圧印加を阻止し、また、ホールドモードになる
と制御信号が高耐圧のMOSFETをオフさせるた
め、入力端子から流入する電流が阻止される。こ
れにより、ホールドモード状態の消費電流が減少
するものである。
(ヘ) 実施例 第1図は本考案の実施例を示す回路図であり、
マイクロコンピユータに使用される入力回路であ
る。9は入力ゲート回路であり、直列接続された
PチヤンネルMOSFET10,11とNチヤンネ
ルMOSFET12,13、及び、Pチヤンネル
MOSFET10のゲートとNチヤンネル
MOSFET13のゲートに印加される信号を反転
するインバータ14とから構成され、Nチヤンネ
ルMOSFET13のゲート及びインバータ14の
入力には、ホールドモード時に“0”となる制御
信号が印加される。また、Pチヤンネル
MOSFET11のゲート及びNチヤンネル
MOSFET12のゲートは、入力ゲート回路9の
データ入力であり、高耐圧のMOSFET15のド
レインが接続されると共にプルダウン用の
MOSFET16が接地間に設けられる。
MOSFET15は、外部の入力端子17に印加さ
れた信号を入力ゲート回路9に転送するためのP
チヤンネル型の高耐圧トランジスタであり、ゲー
トには制御信号の印加されたインバータ1
8の出力が印加される。一方、MOSFET16は
Nチヤンネル型のトランジスタであり、ゲートが
電源VDDに接続され、入力ゲート回路9の入力線
のプルダウンとして作用する。
ところで、第1図に於いて、通常の動作状態、
即ち、ホールドモード以外では制御信号は
電源VDDレベル“1”であり、入力ゲート回路9
のPチヤンネルMOSFET10及びNチヤンネル
MOSFET13はオンとなる。また、インバータ
18の出力“0”が印加されたMOSFET15
は、入力端子17に印加された信号が“1”のと
きにはオンとなり、“1”の信号がMOSFET1
5を介して入力ゲート回路9に伝達されるが、入
力端子17に印加された信号が“0”あるいは−
30Vの高電圧が印加された場合にはオフとなり、
入力端子17に印加された信号は遮断される。こ
のとき、入力ゲート回路9の入力線はMOSFET
16によつて“0”に引き下げられ、入力端子1
7の信号が“0”として取り込まれる。一方、停
電等によつてホールドモードになると、制御信号
DSBが“0”となり、PチヤンネルMOSFET1
0及びNチヤンネルMOSFET13がオフとなる
ため、入力ゲート回路9のデータ入力が禁止され
る。また、インバータ18の出力は“1”となる
ためMOSFET15はオフとなり、たとえ入力端
子17が外部に於いて電源VDDに引き上げられて
いたとしても入力端子17からMOSFET15及
びMOSFET16を介して流れる電流路は遮断さ
れるため、不要な消費電流が阻止される。
(ト) 考案の効果 上述の如く、本考案によれば、高耐圧入力端子
にホールドモード時に流入する電流が阻止できる
ため、消費電流が減少しバツクアツプ用の電源が
小型になると共に、長寿命化が図れる利点を有す
る。更に、高耐圧入力端子に外部接続する回路に
対する制限がなくなり、使い易い集積回路が得ら
れる利点を有する。
【図面の簡単な説明】
第1図は本考案の実施例を示す回路図、第2図
は従来の使用例を示す回路図である。 9……入力ゲート回路、10,11,15……
PチヤンネルMOSFET、12,13,16……
NチヤンネルMOSFET、14,18……インバ
ータ、17……入力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 電源電圧よりも大きな電圧を印加可能な外部端
    子と、該外部端子からの信号を受け取る入力ゲー
    ト回路と、該入力ゲート回路と前記外部端子間に
    設けられた高耐圧のMOSFETと、前記入力ゲー
    トと前記高耐圧のMOSFETの接続点に接続さ
    れ、ゲートに所定電圧が印加されたプルダウンあ
    るいはプルアツプ用のMOSFETとを備え、ホー
    ルドモード時に前記入力ゲート回路の入力を禁止
    する制御信号を前記高耐圧のMOSFETのゲート
    に印加することを特徴とする半導体集積回路。
JP1985102219U 1985-07-04 1985-07-04 Expired JPH0449706Y2 (ja)

Priority Applications (1)

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JP1985102219U JPH0449706Y2 (ja) 1985-07-04 1985-07-04

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Application Number Priority Date Filing Date Title
JP1985102219U JPH0449706Y2 (ja) 1985-07-04 1985-07-04

Publications (2)

Publication Number Publication Date
JPS629825U JPS629825U (ja) 1987-01-21
JPH0449706Y2 true JPH0449706Y2 (ja) 1992-11-24

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ID=30973668

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JP1985102219U Expired JPH0449706Y2 (ja) 1985-07-04 1985-07-04

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JP (1) JPH0449706Y2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5781630A (en) * 1980-11-07 1982-05-21 Toshiba Corp Electronic circuit
JPS57190351A (en) * 1981-05-20 1982-11-22 Toshiba Corp Semiconductor integrated circuit device
JPS5815277A (ja) * 1981-07-21 1983-01-28 Toshiba Corp 入力保護回路

Patent Citations (3)

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Publication number Priority date Publication date Assignee Title
JPS5781630A (en) * 1980-11-07 1982-05-21 Toshiba Corp Electronic circuit
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JPS5815277A (ja) * 1981-07-21 1983-01-28 Toshiba Corp 入力保護回路

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Publication number Publication date
JPS629825U (ja) 1987-01-21

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