JPH0450658Y2 - - Google Patents
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- Publication number
- JPH0450658Y2 JPH0450658Y2 JP1985013089U JP1308985U JPH0450658Y2 JP H0450658 Y2 JPH0450658 Y2 JP H0450658Y2 JP 1985013089 U JP1985013089 U JP 1985013089U JP 1308985 U JP1308985 U JP 1308985U JP H0450658 Y2 JPH0450658 Y2 JP H0450658Y2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- input terminal
- pull
- switch
- inverter
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案はIC入力回路に関するものである。
［従来の技術］
一般に、ICにおける、スイツチ等からの入力
端子は、スイツチがオープン状態にあるときの状
態を確定しておくために、第２図のようにMOS
トランジスタT1からなるプルダウン回路を設け
ている。このMOSトランジスタT1のゲートは
VDDに接続してあつて、スイツチＳがオープン
状態のとき、入力端子Ｐをプルダウンしてノイズ
等による悪影響を受けないようにしている。
端子は、スイツチがオープン状態にあるときの状
態を確定しておくために、第２図のようにMOS
トランジスタT1からなるプルダウン回路を設け
ている。このMOSトランジスタT1のゲートは
VDDに接続してあつて、スイツチＳがオープン
状態のとき、入力端子Ｐをプルダウンしてノイズ
等による悪影響を受けないようにしている。
［考案が解決しようとする問題点］
例えば太陽電池時計とか自動車時計等のように
電源電圧が大きく変動するものにおいて、上記の
構成を採用すると、以下のような問題点が生じ
る。電圧が低いときにおいても十分なプルダウン
電流が得られるように設計すると、電源電圧が高
いときにプルダウン電流が非常に大きくなつてし
まう。
電源電圧が大きく変動するものにおいて、上記の
構成を採用すると、以下のような問題点が生じ
る。電圧が低いときにおいても十分なプルダウン
電流が得られるように設計すると、電源電圧が高
いときにプルダウン電流が非常に大きくなつてし
まう。
太陽電池時計で動作電圧範囲が1.0〜3.5V程度
のものだと、最大電圧時のプルダウン電流は最少
電圧時のそれの約36倍にもなつてしまい、消費電
流の増大が大きな問題となつていた。
のものだと、最大電圧時のプルダウン電流は最少
電圧時のそれの約36倍にもなつてしまい、消費電
流の増大が大きな問題となつていた。
本考案は、確実にプルアツプまたはプルダウン
が行え、かつ低消費電流化を目的としたものであ
る。
が行え、かつ低消費電流化を目的としたものであ
る。
［問題点を解決するための手段］
スイツチ等の入力手段からの信号を受ける入力
端子と電源間に接続した第１のMOSトランジス
タと、上記入力端子と上記電圧間に直列に接続し
た第２のMOSトランジスタおよび第３のMOSト
ランジスタと、上記入力端子に接続されたインバ
ータとからなり、このインバータの出力を第２の
MOSトランジスタのゲートに接続し、第１の
MOSトランジスタおよび第３のMOSトランジス
タのゲートに共通の基準電圧を印加してあること
を特徴とするIC入力端子。
端子と電源間に接続した第１のMOSトランジス
タと、上記入力端子と上記電圧間に直列に接続し
た第２のMOSトランジスタおよび第３のMOSト
ランジスタと、上記入力端子に接続されたインバ
ータとからなり、このインバータの出力を第２の
MOSトランジスタのゲートに接続し、第１の
MOSトランジスタおよび第３のMOSトランジス
タのゲートに共通の基準電圧を印加してあること
を特徴とするIC入力端子。
［実施例］
第１図において、フイードフオワード制御機能
を持たせたものであり、T2，T3はエンハンスメ
ント型のMOSトランジスタで、それで第１およ
び第３のMOSトランジスタを構成する。T4はＮ
チヤネルの第２のMOSトランジスタである。
を持たせたものであり、T2，T3はエンハンスメ
ント型のMOSトランジスタで、それで第１およ
び第３のMOSトランジスタを構成する。T4はＮ
チヤネルの第２のMOSトランジスタである。
以上の構成において、スイツチＳがオープン状
態で入力端子Ｐが“０”のときはインバータIN
の出力が“１”のため、MOSトランジスタT4が
オンになつている。そのためMOSトランジスタ
T3にもプルダウン電流が流れ、MOSトランジス
タT2のプルダウン電流と合わせて大きなプルダ
ウン電流が流れる。すなわち、スイツチＳがオー
プン状態のときは大きな電流で入力端子Ｐをプル
ダウンしておくことができる。
態で入力端子Ｐが“０”のときはインバータIN
の出力が“１”のため、MOSトランジスタT4が
オンになつている。そのためMOSトランジスタ
T3にもプルダウン電流が流れ、MOSトランジス
タT2のプルダウン電流と合わせて大きなプルダ
ウン電流が流れる。すなわち、スイツチＳがオー
プン状態のときは大きな電流で入力端子Ｐをプル
ダウンしておくことができる。
また、スイツチＳがクローズ状態のときは、イ
ンバータINの出力が“０”のため、MOSトラン
ジスタT4がオフになり、MOSトランジスタT3に
は電流は流れない。すなわち、入力端子Ｐが
VDDに保持されているときは、無駄なプルダウ
ン電流は流れない。
ンバータINの出力が“０”のため、MOSトラン
ジスタT4がオフになり、MOSトランジスタT3に
は電流は流れない。すなわち、入力端子Ｐが
VDDに保持されているときは、無駄なプルダウ
ン電流は流れない。
なお上記の実施例では、プルダウンの場合につ
いて述べたが、プルアツプの場合は低電流回路の
MOSトランジスタの極性を逆にすればよい。
いて述べたが、プルアツプの場合は低電流回路の
MOSトランジスタの極性を逆にすればよい。
［効果］
本考案によれば、十分なプルダウンまたはプル
アツプ電流が得られ、しかも電源電圧が上昇して
も消費電流が増えず、広い動作電圧範囲にわたつ
て一定の最適入力条件を保持しておくことができ
る。
アツプ電流が得られ、しかも電源電圧が上昇して
も消費電流が増えず、広い動作電圧範囲にわたつ
て一定の最適入力条件を保持しておくことができ
る。
したがつて、特に太陽電池、自動車用バツテリ
を電源とするものに用いると有効である。
を電源とするものに用いると有効である。
第１図は本考案の一実施例を示した電気回路
図、第２図は従来構成の一例を示した電気回路図
である。 Ｓ……スイツチ、T2，T3，T4……MOSトラン
ジスタ。
図、第２図は従来構成の一例を示した電気回路図
である。 Ｓ……スイツチ、T2，T3，T4……MOSトラン
ジスタ。
Claims (1)
- スイツチ等の入力手段からの信号を受ける入力
端子と電源間に接続した第１のMOSトランジス
タと、上記入力端子と上記電源間に直列に接続し
た第２のMOSトランジスタおよび第３のMOSト
ランジスタと、上記入力端子に接続されたインバ
ータとからなり、このインバータの出力を第２の
MOSトランジスタのゲートに接続し、第１の
MOSトランジスタおよび第３のMOSトランジス
タのゲートに共通の基準電圧を印加してあること
を特徴とするIC入力端子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985013089U JPH0450658Y2 (ja) | 1985-02-01 | 1985-02-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985013089U JPH0450658Y2 (ja) | 1985-02-01 | 1985-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131133U JPS61131133U (ja) | 1986-08-16 |
| JPH0450658Y2 true JPH0450658Y2 (ja) | 1992-11-30 |
Family
ID=30496769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985013089U Expired JPH0450658Y2 (ja) | 1985-02-01 | 1985-02-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0450658Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2587514Y2 (ja) * | 1990-06-01 | 1998-12-16 | 三菱電機株式会社 | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754427A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | Input circuit |
| JPS57143923A (en) * | 1981-02-28 | 1982-09-06 | Seiko Instr & Electronics Ltd | Switch circuit |
-
1985
- 1985-02-01 JP JP1985013089U patent/JPH0450658Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754427A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | Input circuit |
| JPS57143923A (en) * | 1981-02-28 | 1982-09-06 | Seiko Instr & Electronics Ltd | Switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131133U (ja) | 1986-08-16 |
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