JPS623514B2 - - Google Patents
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- Publication number
- JPS623514B2 JPS623514B2 JP57111539A JP11153982A JPS623514B2 JP S623514 B2 JPS623514 B2 JP S623514B2 JP 57111539 A JP57111539 A JP 57111539A JP 11153982 A JP11153982 A JP 11153982A JP S623514 B2 JPS623514 B2 JP S623514B2
- Authority
- JP
- Japan
- Prior art keywords
- mis
- memory
- channel
- input
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 27
- 230000000295 complement effect Effects 0.000 claims description 21
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、相補型MISメモリに関し、特に、静
止時のチツプセレクト信号入力部に於ける消費電
力を削減するようにした相補型MISメモリに関す
る。
止時のチツプセレクト信号入力部に於ける消費電
力を削減するようにした相補型MISメモリに関す
る。
(2) 従来技術と問題点
一般に、相補型MISメモリにおいては、静止時
においても、より消費電力を削減することが望ま
れている。従来形の相補型MISメモリにおいて
は、メモリ全体を静止状態に制御するための外部
信号（チツプセレクト信号）を第１図に示す
ようなゲート回路に入力して得られる内部制御信
号CSBにより第２図に示すように他の入力信号Ｘ
iの初段インバータゲートを制御することによ
り、DC的な電流経路を無くする方法がとられて
いる。第１図のゲート回路は、２段の相補型MIS
インバータINV1，INV2から構成される。第２図
のインバータゲートは、入力信号Ｘiが入力され
る相補型MISインバータINV3、電源ＶCCとイン
バータINV3の間に挿入されるＰチヤンネルMIS
トランジスタQ3、および、インバータINV3と接
地の間に挿入されるＮチヤンネルMISトランジス
タQ4から構成される。
においても、より消費電力を削減することが望ま
れている。従来形の相補型MISメモリにおいて
は、メモリ全体を静止状態に制御するための外部
信号（チツプセレクト信号）を第１図に示す
ようなゲート回路に入力して得られる内部制御信
号CSBにより第２図に示すように他の入力信号Ｘ
iの初段インバータゲートを制御することによ
り、DC的な電流経路を無くする方法がとられて
いる。第１図のゲート回路は、２段の相補型MIS
インバータINV1，INV2から構成される。第２図
のインバータゲートは、入力信号Ｘiが入力され
る相補型MISインバータINV3、電源ＶCCとイン
バータINV3の間に挿入されるＰチヤンネルMIS
トランジスタQ3、および、インバータINV3と接
地の間に挿入されるＮチヤンネルMISトランジス
タQ4から構成される。
前記の相補型MISメモリにおいては、メモリの
動作時には外部信号としてＬレベルの信号が
入力される。この場合、内部制御信号CBSとして
0Vの信号が出力され第２図の入力インバータゲ
ートのMISトランジスタQ3およびQ4のゲートに
入力される。従つて、MISトランジスタQ1はオン
しQ2はオフするため、第２図のインバータゲー
トは入力信号Ｘiに対して通常のインバータとし
て動作する。メモリの静止時には、外部信号
としてＨレベルの信号が入力され、内部制御信号
CSBはＶCCになる。従つて、第２図のインバータ
ゲートにおいては、MISトランジスタQ3がオフし
Q4がオンとなり、入力信号Ｘiのレベルに関係な
く、電流経路が遮断され、出力が0Vに固定され
る。このようにして、前記の相補型MISメモリに
おいては、静止時における入力端子のインバータ
ゲートの消費電力を削減することができる。
動作時には外部信号としてＬレベルの信号が
入力される。この場合、内部制御信号CBSとして
0Vの信号が出力され第２図の入力インバータゲ
ートのMISトランジスタQ3およびQ4のゲートに
入力される。従つて、MISトランジスタQ1はオン
しQ2はオフするため、第２図のインバータゲー
トは入力信号Ｘiに対して通常のインバータとし
て動作する。メモリの静止時には、外部信号
としてＨレベルの信号が入力され、内部制御信号
CSBはＶCCになる。従つて、第２図のインバータ
ゲートにおいては、MISトランジスタQ3がオフし
Q4がオンとなり、入力信号Ｘiのレベルに関係な
く、電流経路が遮断され、出力が0Vに固定され
る。このようにして、前記の相補型MISメモリに
おいては、静止時における入力端子のインバータ
ゲートの消費電力を削減することができる。
ところで、第１図、第２図に示した従来形の相
補型MISメモリにおいては、静止状態に制御する
外部信号を入力とする初段インバータ自体に
ついては何んら消費電力の削減は行なわれていな
い。従つて、第１図の初段インバータINV1にお
ける入力電圧とMISトランジスタQ1，Q2を介し
て流れる電流との関係は第３図に示されるよう
に、TTLレベルの入力信号（例えばＶIH＝
2.2Vmin、ＶHL＝0.8Vmax）に対して比較的大き
な電流が流れるものとなる。
補型MISメモリにおいては、静止状態に制御する
外部信号を入力とする初段インバータ自体に
ついては何んら消費電力の削減は行なわれていな
い。従つて、第１図の初段インバータINV1にお
ける入力電圧とMISトランジスタQ1，Q2を介し
て流れる電流との関係は第３図に示されるよう
に、TTLレベルの入力信号（例えばＶIH＝
2.2Vmin、ＶHL＝0.8Vmax）に対して比較的大き
な電流が流れるものとなる。
(3) 発明の目的
本発明の目的は、前記の従来形の問題点にかん
がみ、静止状態を制御する信号の入力部における
消費電力を削減するようにした相補型MISメモリ
を提供することにある。
がみ、静止状態を制御する信号の入力部における
消費電力を削減するようにした相補型MISメモリ
を提供することにある。
(4) 発明の構成
本発明においては、ＰチヤネルMISトランジス
タとＮチヤネルMISトランジスタを直列接続して
なる入力インバータを有し、該入力インバータを
介して入力される制御信号によつてメモリ全体を
静止状態とする機能を備えた相補型MISメモリで
あつて、該ＰチヤネルMISトランジスタのソース
と電源間にレベルシフト素子を接続したことを特
徴とする相補型MISメモリが提供される。
タとＮチヤネルMISトランジスタを直列接続して
なる入力インバータを有し、該入力インバータを
介して入力される制御信号によつてメモリ全体を
静止状態とする機能を備えた相補型MISメモリで
あつて、該ＰチヤネルMISトランジスタのソース
と電源間にレベルシフト素子を接続したことを特
徴とする相補型MISメモリが提供される。
(5) 発明の実施例
本発明の一実施例として相補型MISメモリが、
第４図および第５図を用いて以下に説明される。
第４図は、本発明による相補型MISメモリにおけ
るチツプセレクト信号入力部を示す。第５図は、
第４図の回路における入力電圧とQ5，Q6，Q7を
介して流れる電流の関係を示す。
第４図および第５図を用いて以下に説明される。
第４図は、本発明による相補型MISメモリにおけ
るチツプセレクト信号入力部を示す。第５図は、
第４図の回路における入力電圧とQ5，Q6，Q7を
介して流れる電流の関係を示す。
第４図のチツプセレクト信号入力部は、外部か
らの制御信号（チツプセレクト信号）が入力
される第１段のインバータINV1、電源ＶCCと第
１段のインバータINV1の間に接続されるＰチヤ
ンネルMISトランジスタQ7、第１段のインバータ
INV1の出力が入力される第２段のインバータ
INV2、および、電源ＶCCと第２のインバータ
INV2の間に接続されゲートが第２のインバータ
INV2の出力に接続されるＰチヤネルMIS Q10に
より構成される。
らの制御信号（チツプセレクト信号）が入力
される第１段のインバータINV1、電源ＶCCと第
１段のインバータINV1の間に接続されるＰチヤ
ンネルMISトランジスタQ7、第１段のインバータ
INV1の出力が入力される第２段のインバータ
INV2、および、電源ＶCCと第２のインバータ
INV2の間に接続されゲートが第２のインバータ
INV2の出力に接続されるＰチヤネルMIS Q10に
より構成される。
第４図のチツプセレクト信号入力部において
は、MISトランジスタQ7の働きにより、MISトラ
ンジスタQ5のドレイン電圧が、ＶCCよりMISトラ
ンジスタQ7のしきい値電圧分下がるので、MISト
ランジスタQ5がオフし始める電圧が見かけ上低
くなり、MISトランジスタQ5，Q6を介して電流
が流れる信号の電圧の範囲が狭くなり、第１
図の従来形の回路に比べて消費電力が削減され
る。すなわち、第５図に示されるように同一のＨ
レベル入力に対する電流が削減され、また電流消
費がゼロになるレベルV2が第３図のV1より低く
なる。また、ＰチヤネルMISトランジスタQ10
は、MISトランジスタQ7の接続によるインバータ
INV1のハイレベルの低下を補償するものであ
り、インバータINV2の出力がローレベルとなつ
たときに導通してインバータINV2の入力端をプ
ルアツプする。なお、上記実施例ではMISトラン
ジスタQ7としてＰチヤンネルMISトランジスタを
使用しているが、ゲートをＶCCに接続したＮチヤ
ンネルMISトランジスタまたはダイオードを用い
てもよい。
は、MISトランジスタQ7の働きにより、MISトラ
ンジスタQ5のドレイン電圧が、ＶCCよりMISトラ
ンジスタQ7のしきい値電圧分下がるので、MISト
ランジスタQ5がオフし始める電圧が見かけ上低
くなり、MISトランジスタQ5，Q6を介して電流
が流れる信号の電圧の範囲が狭くなり、第１
図の従来形の回路に比べて消費電力が削減され
る。すなわち、第５図に示されるように同一のＨ
レベル入力に対する電流が削減され、また電流消
費がゼロになるレベルV2が第３図のV1より低く
なる。また、ＰチヤネルMISトランジスタQ10
は、MISトランジスタQ7の接続によるインバータ
INV1のハイレベルの低下を補償するものであ
り、インバータINV2の出力がローレベルとなつ
たときに導通してインバータINV2の入力端をプ
ルアツプする。なお、上記実施例ではMISトラン
ジスタQ7としてＰチヤンネルMISトランジスタを
使用しているが、ゲートをＶCCに接続したＮチヤ
ンネルMISトランジスタまたはダイオードを用い
てもよい。
(6) 発明の効果
本発明によれば、メモリを静止状態に制御する
チツプセレクト信号入力部における静止時の消費
電力を削減することができる相補型MISメモリが
提供され得る。
チツプセレクト信号入力部における静止時の消費
電力を削減することができる相補型MISメモリが
提供され得る。
第１図は、従来形の相補型MISメモリにおける
チツプセレクト信号入力部を示す回路図、第２図
は、相補型MISメモリにおける入力部の初段イン
バータを示す回路図、第３図は、第１図の回路に
おける入力信号電圧と電流の関係を示す図、第４
図は、本発明の一実施例としての相補型MISメモ
リにおけるチツプセレクト信号入力部を示す回路
図、第５図は、第４図の回路における入力信号電
圧と電流の関係を示す図である。 （符号の説明）、INV1，INV2，INV3……相補
型MISインバータ、Q1〜Q10……MISトランジス
タ。
チツプセレクト信号入力部を示す回路図、第２図
は、相補型MISメモリにおける入力部の初段イン
バータを示す回路図、第３図は、第１図の回路に
おける入力信号電圧と電流の関係を示す図、第４
図は、本発明の一実施例としての相補型MISメモ
リにおけるチツプセレクト信号入力部を示す回路
図、第５図は、第４図の回路における入力信号電
圧と電流の関係を示す図である。 （符号の説明）、INV1，INV2，INV3……相補
型MISインバータ、Q1〜Q10……MISトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ ＰチヤネルMISトランジスタとＮチヤネル
MISトランジスタを直列接続してなる入力インバ
ータを有し、該入力インバータを介して入力され
る制御信号によつてメモリ全体を静止状態とする
機能を備えた相補型MISメモリであつて、該Ｐチ
ヤネルMISトランジスタのソースと電源間にレベ
ルシフト素子を接続したことを特徴とする相補型
MISメモリ。 ２ 該レベルシフト素子はゲートとドレインを共
通接続したＰチヤネル又はＮチヤネルMISトラン
ジスタであることを特徴とする特許請求の範囲第
１項記載の相補型MISメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111539A JPS593787A (ja) | 1982-06-30 | 1982-06-30 | 相補型ｍｉｓメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111539A JPS593787A (ja) | 1982-06-30 | 1982-06-30 | 相補型ｍｉｓメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593787A JPS593787A (ja) | 1984-01-10 |
| JPS623514B2 true JPS623514B2 (ja) | 1987-01-26 |
Family
ID=14563922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111539A Granted JPS593787A (ja) | 1982-06-30 | 1982-06-30 | 相補型ｍｉｓメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593787A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201429A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | デイスク制御方式 |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| US5136189A (en) * | 1990-04-02 | 1992-08-04 | National Semiconductor Corporation | Bicmos input circuit for detecting signals out of ecl range |
-
1982
- 1982-06-30 JP JP57111539A patent/JPS593787A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593787A (ja) | 1984-01-10 |
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