JP2906876B2 - 出力回路 - Google Patents
出力回路Info
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- JP2906876B2 JP2906876B2 JP4297550A JP29755092A JP2906876B2 JP 2906876 B2 JP2906876 B2 JP 2906876B2 JP 4297550 A JP4297550 A JP 4297550A JP 29755092 A JP29755092 A JP 29755092A JP 2906876 B2 JP2906876 B2 JP 2906876B2
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳプロセスで作成
する出力回路に関する。
する出力回路に関する。
【０００２】
【従来の技術】図２は従来の一例を示す回路図である。
同図において、符号１は入力端子、符号２は出力端子、
符号３，４はＣＭＯＳで構成されるインバータ、符号５
は出力トランジスタ、符号１３は地気、符号１４は負電
源であり、インバータ３，４は縦続接続され、入力端子
１はインバータ３の入力に接続され、インバータ４の出
力は出力トランジスタ５のゲートに接続され、出力トラ
ンジスタのソースは地気１３に接続され、ドレインは出
力端子２に接続され、地気１３と負電源１４はＣＭＯＳ
インバータ３，４に供給されている。
同図において、符号１は入力端子、符号２は出力端子、
符号３，４はＣＭＯＳで構成されるインバータ、符号５
は出力トランジスタ、符号１３は地気、符号１４は負電
源であり、インバータ３，４は縦続接続され、入力端子
１はインバータ３の入力に接続され、インバータ４の出
力は出力トランジスタ５のゲートに接続され、出力トラ
ンジスタのソースは地気１３に接続され、ドレインは出
力端子２に接続され、地気１３と負電源１４はＣＭＯＳ
インバータ３，４に供給されている。
【０００３】出力トランジスタ５は−２Ｖ電源に接続さ
れる図示していない５０オームの抵抗を駆動し、ＥＣＬ
レベル（ＥＣＬ論理回路の論理レベル）を出力するため
に非常に大きな駆動能力を必要とするので非常に大きな
トランジスタサイズが必要であり、この出力トランジス
タ５を駆動するためにも大きな駆動能力が必要になる。
入力端子１と出力トランジスタ５の間にインバータ３，
４を縦続接続し、インバータ３，４の駆動能力を段階的
に増加させることにより入力端子を駆動するのに必要な
駆動能力を小さくし、出力端子は非常に大きな駆動能力
を持った出力回路を構成している。
れる図示していない５０オームの抵抗を駆動し、ＥＣＬ
レベル（ＥＣＬ論理回路の論理レベル）を出力するため
に非常に大きな駆動能力を必要とするので非常に大きな
トランジスタサイズが必要であり、この出力トランジス
タ５を駆動するためにも大きな駆動能力が必要になる。
入力端子１と出力トランジスタ５の間にインバータ３，
４を縦続接続し、インバータ３，４の駆動能力を段階的
に増加させることにより入力端子を駆動するのに必要な
駆動能力を小さくし、出力端子は非常に大きな駆動能力
を持った出力回路を構成している。
【０００４】
【発明が解決しようとする課題】上述した従来の出力回
路は、出力トランジスタのドレインを出力端子に接続し
ているため、デバイスパラメータ，電源電圧の変動が生
じた場合に、出力端子の高レベル（以下“Ｈ”）の変動
幅が大きくなり、デバイスパラメータ，電源電圧がデバ
イスの駆動能力が下がる方向に変化した場合に出力端子
の“Ｈ”の規格に入るように出力トランジスタの駆動能
力を大きくすると、デバイスパラメータ，電源電圧がデ
バイスの駆動能力を上げる方向に変化した場合に出力端
子の“Ｈ”の規格を大幅に上回ってしまうという問題点
があった。
路は、出力トランジスタのドレインを出力端子に接続し
ているため、デバイスパラメータ，電源電圧の変動が生
じた場合に、出力端子の高レベル（以下“Ｈ”）の変動
幅が大きくなり、デバイスパラメータ，電源電圧がデバ
イスの駆動能力が下がる方向に変化した場合に出力端子
の“Ｈ”の規格に入るように出力トランジスタの駆動能
力を大きくすると、デバイスパラメータ，電源電圧がデ
バイスの駆動能力を上げる方向に変化した場合に出力端
子の“Ｈ”の規格を大幅に上回ってしまうという問題点
があった。
【０００５】また、出力端子の低レベル（以下“Ｌ”）
が−２Ｖまで下がるため、出力端子を“Ｌ”から“Ｈ”
に駆動する際に振幅が大きくなり、高速動作に制限を受
けるという問題点があった。
が−２Ｖまで下がるため、出力端子を“Ｌ”から“Ｈ”
に駆動する際に振幅が大きくなり、高速動作に制限を受
けるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の出力回路は、Ｃ
ＭＯＳで構成されるインバータを２段縦続接続し、初段
のインバータの入力を入力端子に接続し２段目のインバ
ータの出力を出力トランジスタのゲートに接続し、前記
出力トランジスタのソースとドレインをそれぞれ地気と
出力端子に接続し、地気側に接続した第１のカレントミ
ラーと第１の負電源側に接続したＮ個のダイオードを有
するダイオードアレイとを縦続接続し、第２のカレント
ミラーを前記第１のカレントミラーの第１の出力端子と
前記第１の負電源との間に接続し、ゲートを第２の負電
源に接続したＰ型バッファトランジスタを前記第１のカ
レントミラーの第２の出力端子と前記第１の負電源との
間に接続し、ゲートを前記第２の負電源に接続したＮ型
バッファトランジスタを前記第２のカレントミラーの出
力端子と地気との間に接続し、前記第１のカレントミラ
ーの第２の出力端子を第１のダイオードのアノード端子
に接続し、前記第１のダイオードのカソード端子を前記
２段目のインバータの出力に接続し、前記第２のカレン
トミラーの出力端子を第２のダイオードのカソード端子
に接続し、前記第２のダイオードのアノード端子を前記
初段のインバータの出力に接続することを特徴とする。
ＭＯＳで構成されるインバータを２段縦続接続し、初段
のインバータの入力を入力端子に接続し２段目のインバ
ータの出力を出力トランジスタのゲートに接続し、前記
出力トランジスタのソースとドレインをそれぞれ地気と
出力端子に接続し、地気側に接続した第１のカレントミ
ラーと第１の負電源側に接続したＮ個のダイオードを有
するダイオードアレイとを縦続接続し、第２のカレント
ミラーを前記第１のカレントミラーの第１の出力端子と
前記第１の負電源との間に接続し、ゲートを第２の負電
源に接続したＰ型バッファトランジスタを前記第１のカ
レントミラーの第２の出力端子と前記第１の負電源との
間に接続し、ゲートを前記第２の負電源に接続したＮ型
バッファトランジスタを前記第２のカレントミラーの出
力端子と地気との間に接続し、前記第１のカレントミラ
ーの第２の出力端子を第１のダイオードのアノード端子
に接続し、前記第１のダイオードのカソード端子を前記
２段目のインバータの出力に接続し、前記第２のカレン
トミラーの出力端子を第２のダイオードのカソード端子
に接続し、前記第２のダイオードのアノード端子を前記
初段のインバータの出力に接続することを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の出力回路の一実施例を示す回路図で
ある。
る。図１は本発明の出力回路の一実施例を示す回路図で
ある。
【０００８】図１に示すように本実施例の出力回路は、
入力端子１、出力端子２、インバータ３，４、出力トラ
ンジスタ５、ダイオードアレイ６、カレントミラー７，
８、Ｐ型バッファトランジスタ９、Ｎ型バッファトラン
ジスタ１０、ダイオード１１，１２、地気１３および負
電源１４，１５で構成される。
入力端子１、出力端子２、インバータ３，４、出力トラ
ンジスタ５、ダイオードアレイ６、カレントミラー７，
８、Ｐ型バッファトランジスタ９、Ｎ型バッファトラン
ジスタ１０、ダイオード１１，１２、地気１３および負
電源１４，１５で構成される。
【０００９】インバータ３，４は縦続接続され、入力端
子１はインバータ３の入力に接続され、インバータ４の
出力は出力トランジスタ５のゲートに接続され、出力ト
ランジスタ５のソースは地気１３に接続され、ドレイン
は出力端子２に接続され、カレントミラー７とダイオー
ドアレイ６が地気１３と負電源１４との間に縦続接続さ
れ、カレントミラー７の第１の出力端子と負電源１４の
間にカレントミラー８が接続され、ゲートを負電源１５
に接続したＰ型バッファトランジスタ９がカレントミラ
ー７の第２の出力端子と負電源１４との間に接続され、
ゲートを負電源１５に接続したＮ型バッファトランジス
タ１０がカレントミラー８の出力端子と地気１３との間
に接続され、カレントミラー７の第２の出力端子がダイ
オード１１のアノード端子に接続され、このダイオード
１１のカソード端子がインバータ４の出力に接続され、
カレントミラー８の出力端子がダイオード１２のカソー
ド端子に接続され、このダイオード１２のアノード端子
がインバータ３の出力に接続されている。
子１はインバータ３の入力に接続され、インバータ４の
出力は出力トランジスタ５のゲートに接続され、出力ト
ランジスタ５のソースは地気１３に接続され、ドレイン
は出力端子２に接続され、カレントミラー７とダイオー
ドアレイ６が地気１３と負電源１４との間に縦続接続さ
れ、カレントミラー７の第１の出力端子と負電源１４の
間にカレントミラー８が接続され、ゲートを負電源１５
に接続したＰ型バッファトランジスタ９がカレントミラ
ー７の第２の出力端子と負電源１４との間に接続され、
ゲートを負電源１５に接続したＮ型バッファトランジス
タ１０がカレントミラー８の出力端子と地気１３との間
に接続され、カレントミラー７の第２の出力端子がダイ
オード１１のアノード端子に接続され、このダイオード
１１のカソード端子がインバータ４の出力に接続され、
カレントミラー８の出力端子がダイオード１２のカソー
ド端子に接続され、このダイオード１２のアノード端子
がインバータ３の出力に接続されている。
【００１０】本実施例では、カレントミラー７とダイオ
ードアレイ６が地気１３と負電源１４との間に縦続接続
されているので、Ｎ＋１個のダイオードが地気１３と負
電源１４との間に縦続接続されていることになる。よっ
てカレントミラー７内のダイオードのゲート・ソース間
電圧をＶGSとすると、このダイオードを流れる電流は次
式のようになる。 ＩD ＝Ａ（ＶGS−ＶT ）2 （ＶGS−ＶT ＜０の場合、ＩD ＝０） このとき、ＶGS＝ＶS ／（Ｎ＋１）となるので、 ＩD ＝Ａ（ＶS ／（Ｎ＋１）−ＶT ）2 ここで、Ａ：定数、ＶT ：閾値電圧、ＶS ：負電源１４
の電圧の絶対値である。
ードアレイ６が地気１３と負電源１４との間に縦続接続
されているので、Ｎ＋１個のダイオードが地気１３と負
電源１４との間に縦続接続されていることになる。よっ
てカレントミラー７内のダイオードのゲート・ソース間
電圧をＶGSとすると、このダイオードを流れる電流は次
式のようになる。 ＩD ＝Ａ（ＶGS−ＶT ）2 （ＶGS−ＶT ＜０の場合、ＩD ＝０） このとき、ＶGS＝ＶS ／（Ｎ＋１）となるので、 ＩD ＝Ａ（ＶS ／（Ｎ＋１）−ＶT ）2 ここで、Ａ：定数、ＶT ：閾値電圧、ＶS ：負電源１４
の電圧の絶対値である。
【００１１】標準状態において、ＩD ＝０となるような
最小のＮの値に設定することにより、デバイスパラメー
タ，電源電圧がデバイスの駆動能力が上がる方向に変化
した場合は電流が流れ、デバイスパラメータ，電源電圧
がデバイスの駆動能力が下がる方向に変化した場合は電
流が流れないようにすることができる。
最小のＮの値に設定することにより、デバイスパラメー
タ，電源電圧がデバイスの駆動能力が上がる方向に変化
した場合は電流が流れ、デバイスパラメータ，電源電圧
がデバイスの駆動能力が下がる方向に変化した場合は電
流が流れないようにすることができる。
【００１２】デバイスパラメータ，電源電圧がデバイス
の駆動能力が下がる方向に変化した場合に、カレントミ
ラー７，８の出力電流は流れないので、インバータ３，
４の出力電圧は地気１３まで上がり、負電源１４まで下
がる。出力端子が“Ｈ”になる場合に、出力端子の
“Ｈ”の規格に入るように出力トランジスタの駆動能力
を大きくする。
の駆動能力が下がる方向に変化した場合に、カレントミ
ラー７，８の出力電流は流れないので、インバータ３，
４の出力電圧は地気１３まで上がり、負電源１４まで下
がる。出力端子が“Ｈ”になる場合に、出力端子の
“Ｈ”の規格に入るように出力トランジスタの駆動能力
を大きくする。
【００１３】デバイスパラメータ，電源電圧がデバイス
の駆動能力が上がる方向に変化した場合に、インバータ
３の出力が“Ｌ”から“Ｈ”に変化するとき、インバー
タ３の出力からダイオード１２を経由してカレントミラ
ー８に電流が流れ込む。この電流によりインバータ３の
出力電圧は地気までは上がらない。よって、インバータ
４のＮ型ＭＯＳトランジスタのゲート・ソース間電圧が
制限されるので、インバータ４の“Ｌ”の駆動能力が下
がる。
の駆動能力が上がる方向に変化した場合に、インバータ
３の出力が“Ｌ”から“Ｈ”に変化するとき、インバー
タ３の出力からダイオード１２を経由してカレントミラ
ー８に電流が流れ込む。この電流によりインバータ３の
出力電圧は地気までは上がらない。よって、インバータ
４のＮ型ＭＯＳトランジスタのゲート・ソース間電圧が
制限されるので、インバータ４の“Ｌ”の駆動能力が下
がる。
【００１４】これによりインバータ４の出力が“Ｈ”か
ら“Ｌ”に変化するとき、カレントミラー７からダイオ
ード１１を経由して流れ込む電流によりインバータ４の
出力電圧が負電源１４の電圧まで下がるのを容易に制限
できる。この場合、カレントミラー７，８のミラー比に
より、インバータ３，４に流し込む電流を適切な値に設
定することにより、出力トランジスタのゲート・ソース
間電圧が大きくなり過ぎないように制限して出力トラン
ジスタの駆動能力を下げることができる。通常のＥＣＬ
バッファの出力負荷は５０オームと一定なので、出力ト
ランジスタの駆動能力が下がることにより、出力端子の
“Ｈ”が大きくなり過ぎることを制限できる。
ら“Ｌ”に変化するとき、カレントミラー７からダイオ
ード１１を経由して流れ込む電流によりインバータ４の
出力電圧が負電源１４の電圧まで下がるのを容易に制限
できる。この場合、カレントミラー７，８のミラー比に
より、インバータ３，４に流し込む電流を適切な値に設
定することにより、出力トランジスタのゲート・ソース
間電圧が大きくなり過ぎないように制限して出力トラン
ジスタの駆動能力を下げることができる。通常のＥＣＬ
バッファの出力負荷は５０オームと一定なので、出力ト
ランジスタの駆動能力が下がることにより、出力端子の
“Ｈ”が大きくなり過ぎることを制限できる。
【００１５】また図１に示すように、ダイオード１１を
カレントミラー７の第２の出力端子とインバータ４の出
力との間に挿入し、Ｐ型バッファトランジスタ９をカレ
ントミラー７の第２の出力端子と負電源１４との間に挿
入することによって、インバータ４の出力が“Ｈ”から
“Ｌ”に変化するときに、カレントミラー７の第２の出
力端子からダイオード１１を経由してインバータ４の出
力に流れる電流の流れ込み始める時間を遅くできる。さ
らにインバータ４の出力が“Ｌ”から“Ｈ”に変化する
ときに、上記の流れ込んでいた電流が流れ込まなくなる
までの時間を短くできる。
カレントミラー７の第２の出力端子とインバータ４の出
力との間に挿入し、Ｐ型バッファトランジスタ９をカレ
ントミラー７の第２の出力端子と負電源１４との間に挿
入することによって、インバータ４の出力が“Ｈ”から
“Ｌ”に変化するときに、カレントミラー７の第２の出
力端子からダイオード１１を経由してインバータ４の出
力に流れる電流の流れ込み始める時間を遅くできる。さ
らにインバータ４の出力が“Ｌ”から“Ｈ”に変化する
ときに、上記の流れ込んでいた電流が流れ込まなくなる
までの時間を短くできる。
【００１６】同様にダイオード１２をインバータ３の出
力とカレントミラー８の第２の出力端子との間に挿入
し、Ｎ型バッファトランジスタ１０を地気１３とカレン
トミラー８の第２の端子との間に挿入することによっ
て、インバータ３の出力が“Ｌ”から“Ｈ”に変化する
ときに、インバータ３の出力からダイオード１２を経由
してカレントミラー８の第２の出力端子に流れ出る電流
の流れ始める時間を遅くできる。またインバータ３の出
力が“Ｈ”から“Ｌ”に変化するときに、上記の流れ出
ていた電流が流れ出なくなるまでの時間を短くできる。
よって、出力端子２からの出力信号のデューティ劣化を
抑制でき、より高速な動作が可能となる。
力とカレントミラー８の第２の出力端子との間に挿入
し、Ｎ型バッファトランジスタ１０を地気１３とカレン
トミラー８の第２の端子との間に挿入することによっ
て、インバータ３の出力が“Ｌ”から“Ｈ”に変化する
ときに、インバータ３の出力からダイオード１２を経由
してカレントミラー８の第２の出力端子に流れ出る電流
の流れ始める時間を遅くできる。またインバータ３の出
力が“Ｈ”から“Ｌ”に変化するときに、上記の流れ出
ていた電流が流れ出なくなるまでの時間を短くできる。
よって、出力端子２からの出力信号のデューティ劣化を
抑制でき、より高速な動作が可能となる。
【００１７】
【発明の効果】以上説明したように本発明は、縦続接続
された２個のインバータの初段入力を入力端子に接続
し、２段目出力を出力トランジスタのゲートに接続し、
出力トランジスタのソースを地気、ドレインを出力端子
にそれぞれ接続し、第１のカレントミラーとＮ個のダイ
オードを有するダイオードアレイを地気と負電源との間
に縦続接続し、第１のカレントミラーの第１の出力端子
と第１の負電源との間に第２のカレントミラーを接続
し、ゲートを第２の負電源に接続したＰ型バッファトラ
ンジスタを第１のカレントミラーの第２の出力端子と第
１の負電源との間に接続し、ゲートを第２の負電源に接
続したＮ型バッファトランジスタを第２のカレントミラ
ーの出力端子と地気との間に接続し、第１のカレントミ
ラーの第２の出力端子を２段目のインバータの出力に接
続し、第２のカレントミラーの出力端子を初段のインバ
ータの出力に接続することによって、デバイスパラメー
タ変動，電源変動がデバイスの駆動能力を大きくする方
向に変動した場合に、出力信号のデューティ劣化を抑制
し、出力端子の“Ｈ”が大きくなるのを制限できるとい
う効果を有する。
された２個のインバータの初段入力を入力端子に接続
し、２段目出力を出力トランジスタのゲートに接続し、
出力トランジスタのソースを地気、ドレインを出力端子
にそれぞれ接続し、第１のカレントミラーとＮ個のダイ
オードを有するダイオードアレイを地気と負電源との間
に縦続接続し、第１のカレントミラーの第１の出力端子
と第１の負電源との間に第２のカレントミラーを接続
し、ゲートを第２の負電源に接続したＰ型バッファトラ
ンジスタを第１のカレントミラーの第２の出力端子と第
１の負電源との間に接続し、ゲートを第２の負電源に接
続したＮ型バッファトランジスタを第２のカレントミラ
ーの出力端子と地気との間に接続し、第１のカレントミ
ラーの第２の出力端子を２段目のインバータの出力に接
続し、第２のカレントミラーの出力端子を初段のインバ
ータの出力に接続することによって、デバイスパラメー
タ変動，電源変動がデバイスの駆動能力を大きくする方
向に変動した場合に、出力信号のデューティ劣化を抑制
し、出力端子の“Ｈ”が大きくなるのを制限できるとい
う効果を有する。
【図１】本発明の出力回路の一実施例を示す回路図であ
る。
る。
【図２】従来の出力回路の一例を示す回路図である。
１ 入力端子 ２ 出力端子 ３，４ インバータ ５ 出力トランジスタ ６ Ｎ個のダイオードから成るダイオードアレイ ７，８ カレントミラー ９ Ｐ型バッファトランジスタ １０ Ｎ型バッファトランジスタ １１，１２ ダイオード １３ 地気 １４，１５ 負電源
Claims (1)
- 【請求項１】 ＣＭＯＳで構成されるインバータを２段
縦続接続し、初段のインバータの入力を入力端子に接続
し２段目のインバータの出力を出力トランジスタのゲー
トに接続し、前記出力トランジスタのソースとドレイン
をそれぞれ地気と出力端子に接続し、地気側に接続した
第１のカレントミラーと第１の負電源側に接続したＮ個
のダイオードを有するダイオードアレイとを縦続接続
し、第２のカレントミラーを前記第１のカレントミラー
の第１の出力端子と前記第１の負電源との間に接続し、
ゲートを第２の負電源に接続したＰ型バッファトランジ
スタを前記第１のカレントミラーの第２の出力端子と前
記第１の負電源との間に接続し、ゲートを前記第２の負
電源に接続したＮ型バッファトランジスタを前記第２の
カレントミラーの出力端子と地気との間に接続し、前記
第１のカレントミラーの第２の出力端子を第１のダイオ
ードのアノード端子に接続し、前記第１のダイオードの
カソード端子を前記２段目のインバータの出力に接続
し、前記第２のカレントミラーの出力端子を第２のダイ
オードのカソード端子に接続し、前記第２のダイオード
のアノード端子を前記初段のインバータの出力に接続す
ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297550A JP2906876B2 (ja) | 1992-11-09 | 1992-11-09 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297550A JP2906876B2 (ja) | 1992-11-09 | 1992-11-09 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152371A JPH06152371A (ja) | 1994-05-31 |
| JP2906876B2 true JP2906876B2 (ja) | 1999-06-21 |
Family
ID=17847998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297550A Expired - Lifetime JP2906876B2 (ja) | 1992-11-09 | 1992-11-09 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906876B2 (ja) |
-
1992
- 1992-11-09 JP JP4297550A patent/JP2906876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152371A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |