JP7486522B2 - ゲート電流再使用を伴うＧａＮレーザダイオード駆動ＦＥＴ - Google Patents

Description

本発明は、概して窒化ガリウム(GaN)電界効果トランジスタ(FET)を駆動するためのプリドライバを含む出力段に関し、より詳細には、ライダー(Lidar)応用のためのレーザダイオードドライバとして使用するための出力段に関する。

駆動FETのドレインがレーザダイオードのカソードに接続されかつ駆動FETのソースがグランドに接続されるソース接地駆動FETを使用して、レーザダイオードを駆動するための典型的な出力段が実現される。駆動FETのゲートは、ゲートの大容量を克服して駆動FETをオンにするのに十分なインパルス電流能力を持つプリドライバによって駆動される。プリドライバは、第1の電源電圧によって給電されており、駆動FETをオンにする制御信号を受信して、駆動FETのゲート端子を駆動するために第1の電源電圧からゲート電流を発生する。駆動FETはオンになり、第1の電源電圧より大きな第2の電源電圧から、駆動GaN FETを通る駆動電流が引き出される。

図1は、レーザダイオードを駆動するためにプリドライバおよびGaNパワーFETを含む従来の出力段の概略図を例示する。回路100は、プリドライバ120、GaN FET 130およびレーザダイオード140を含む。この例ではダイオード140が負荷であるが、他の実装例は他の負荷を含み得る。プリドライバ120は、GaN FET 130をオンにするよう指示する制御信号CTL 110を受信して、電源電圧V_DDからゲート電流I_GM1を発生する。プリドライバ120は、I_GM1をGaN FET130のゲート端子に印加し、これがオンになり、V_DDより高電圧である電源電圧V_Hからダイオード140を通る駆動電流I_DRIVEを引き出す。

V_DDから引き出されるゲート電流I_GM1は、回路100の効率を低下させ、結果として大リターン電流I_RTNになる。プリドライバ120とグランドノード105との間のおよび駆動FET 130とグランドノード105との間の電気接続の寄生インピーダンスが、I_RTNと組み合わさってグランドノード105での電圧降下、グランドバウンス、およびリンギングを引き起こすことがある。グランドバウンスは、I_RTNなどの高電流パルスからの電圧のリプルを呈するグランドトレースに応答して発生する。グランドバウンスが十分に大きくなれば、それはプリドライバ120に誤差電圧を生じさせ得るため、プリドライバ120は、駆動FET 130をオンにするよう指示するCTL 110に応答して適切なゲート電流I_GM1を発生しない。

本発明は、ソース接地構成の第1のGaN FETおよびソースフォロワ構成の第2のGaN FETを備えるドライバ回路を提供することによって上述したようなグランドノードでの電力消費増加、グランドバウンスおよびリンギングの不利点に対処する。

より詳細には、本発明は、本明細書に記載されるように、そのドレインが(第1の電源電圧から)駆動されるべき負荷(レーザダイオードなど)に接続されかつそのソースがグランドに接続されるソース接地構成に接続される第1のGaN FETを備える、負荷のためのドライバ回路を備える。ドライバ回路は、そのドレインが負荷に接続されかつそのソースが第1のGaN FETのゲート端子に接続されるソースフォロワ構成に接続される第2の、実質的により小さなGaN FETも含む。プリドライバが、第2の電源電圧によって給電されており、制御信号に従って第2のGaN FETを駆動するため、第1のGaN FETに対するゲート駆動電流が第1の電源電圧によって提供され、負荷を通っておよび第2のGaN FETを通って流れ、それによって全体の回路効率を改善する。

本明細書に記載される以上および他の好ましい特徴が、要素の実装および組み合わせの様々な新規な詳細を含め、ここで添付図面を参照しつつより詳細に記載されかつ請求項に示されることになる。特定の方法および装置が単に例示として、請求項の限定としてでなく図示されることが理解されるべきである。当業者によって理解されるであろうように、本明細書における教示の原則および特徴は、請求項の範囲から逸脱することなく様々な多数の実施形態に利用され得る。

本開示の特徴、目的および利点は、同様の参照符号が全体を通して相応して識別する図面と併せて解釈されるとき、以下に述べる詳細な説明からより明らかになるであろう。

レーザダイオードを駆動するための従来の回路の概略図を例示する。 本発明の第1の実施形態に係るゲート電流再使用を伴う本発明のドライバ回路の概略図を例示する。 本発明の第1の実施形態に係るゲート電流再使用を伴う本発明のドライバ回路の概略図を例示する。 本発明の第2の実施形態に係るゲート電流再使用を伴う本発明のドライバ回路の概略図を例示する。

以下の詳細な説明において、或る実施形態が参照される。これらの実施形態は、当業者がそれらを実施することを可能にするのに十分詳細に記載される。他の実施形態が利用され得ること、ならびに様々な構造、論理および電気的変化がなされ得ることが理解されるはずである。以下の詳細な説明に開示される特徴の組み合わせは、最も広い意味で教示を実践するのには必要でなくてもよく、代わりに単に本教示の特に代表例を記載するために教示される。

図2Aおよび図2Bは、本発明の一実施形態に係るゲート電流再使用を伴うドライバ回路の概略図を例示する。回路200Aおよび200Bは各々、プリドライバ回路220、ソース接地構成の駆動FETトランジスタ230、レーザダイオード240、ソースフォロワFETトランジスタ250および負荷260A/260Bを含む。この例ではレーザダイオード240が駆動トランジスタ230によって駆動される負荷であるが、他の実装例は他の負荷を含み得る。FETトランジスタ230および250は、好ましくは図示されるようにエンハンスメントモードGaN FETであり、そして単一の半導体チップに集積されてよい。駆動GaN FET 230はGaN FET 250より実質的に大きい、すなわち、GaN FET 250のゲート幅は駆動GaN FET 230のゲート幅より非常に小さいため、GaN FET 250のゲート容量はGaN FET 230のゲート容量より非常に小さい。

プリドライバ回路220は、駆動GaN FET 230をオンにするよう指示する制御信号CTL 210を受信し、そして電源電圧V_DDおよびグランドノード205に接続されている。プリドライバ回路220の出力はGaN FET 250のゲート端子に接続され、これはソースフォロワとして構成されている。GaN FET 250のゲート端子は、プリドライバ回路220によって発生されるゲート電流I_GM2によって駆動される。GaN FET 250のドレイン端子はレーザダイオード240のカソードおよび駆動FET 230のドレイン端子に接続され、そしてGaN FET 250のソース端子は負荷260A/260Bおよび駆動GaN FET 230のゲート端子に接続される。負荷は、図2Aに図示されるように抵抗器260Aまたは図2Bに図示されるように同期プルダウンスイッチ260Bで実装されてよい。

レーザダイオード240のアノードは、電源電圧V_DDより大きな第2の電源電圧V_Hに接続される。駆動GaN FET 230のドレイン端子はダイオード240のカソードおよびGaN FET 250のドレイン端子に接続され、そして駆動FET 230のソース端子はグランドノード205に接続される。駆動FET 230のゲート端子はゲート電流I_GM1によって駆動され、これはGaN FET 250を通るドレイン-ソース電流である。

駆動FET 230をオンにするよう指示するCTL 210に応答して、プリドライバ回路220は、電源電圧V_DDから駆動電流I_GM2を発生し、そしてそれをGaN FET250のゲート端子に印加する。GaN FET 250のゲート容量が駆動FET 230のゲート容量より非常に小さいので、駆動電流I_GM2は駆動電流I_GM1より非常に小さいため、プリドライバ220の電流消費およびV_DDを通る電流引出しを低減させ、システム効率を増加させる。GaN FET 250はオンになり、より高い電源電圧V_Hからダイオード240を通る電流I_DRIVEを引き出す。GaN FET 250を通るドレイン-ソース電流が、駆動GaN FET 230のゲート端子に印加されるゲート電流I_GM1である。

ゲート電流I_GM1はより高い電源電圧V_Hから引き出されており、より低い電源電圧V_DDより駆動GaN FET 230をオンにするために必要とされる大電流インパルスをより良好に供給することができる。加えて、ゲート電流I_GM1はレーザダイオード240を通って引き出され、ダイオード駆動電流I_DRIVEおよび光出力パワーに寄与する。駆動GaN FET 230はオンになり、ドレイン-ソース電流I_DRAINを引き出して、ダイオード240を通る駆動電流I_DRIVEを非常に増加させる。ゲート電流I_GM2は図1に図示される駆動GaN FET 130のゲート端子に印加されるゲート電流I_GM1より小さいため、リターン電流I_RTNならびにグランドノード205でのリンギング、グランドバウンスおよび電圧降下などの関連した有害効果を低減させる。負荷260は、リターン電流I_RTNからのグランドノード205でのリンギング、グランドバウンスおよび電圧降下を更に低減させる。

図3は、本発明の第2の実施形態に係るゲート電流再使用を伴うドライバ回路の概略図を例示する。回路300は、図2に図示される回路200と類似しているが、負荷260Aまたは260Bの代わりにダイオードとして構成される第3のエンハンスメントモードGaN FETを含み、GaN FET 360および駆動GaN FET 330が電流ミラー370として配置される。GaN FET 330、350および360は単一の半導体チップに集積されてよい。電流ミラー370の電流比は、

として表され得、式中I_{DRAIN_330}は駆動FET 330を通るドレイン-ソース電流を表し、I_{DRAIN_360}はGaN FET 360を通るドレイン-ソース電流を表し、W₃₃₀は駆動FET 330のゲート幅を表し、そしてW₃₆₀はGaN FET 360のゲート幅を表す。

十分に大きな比率により、レーザダイオード340を通る駆動電流I_DRIVEの一部分だけが、より小さなGaN FET 350および360を通るゲート駆動経路に向けられる。第3のGaN FET 360を使用して電流ミラー370を実装することにより、ゲート駆動経路を通るおよび駆動GaN FET 330を通る電流に対する明確に定義された電流比および精密制御を可能にする。駆動GaN FET 330がゲート駆動経路におけるより小さなGaN FET 350および360より非常に大きいので、駆動GaN FET 330はより良好に大電流に耐えることができる。したがって、駆動GaN FET 330を通して駆動電流I_DRIVEの大部分をならびにGaN FET 350および360を通して小部分を送ることが好ましい。

以上の説明および図面は単に、本明細書に記載される特徴および利点を達成する具体的な実施形態の例示と考えられるべきである。具体的な処理条件に対する変更および置換を行うことができる。したがって、本発明の実施形態は、上記説明および図面によって限定されるとは考えられない。

100 回路
105 グランドノード
110 制御信号
120 プリドライバ
130 駆動GaN FET
140 レーザダイオード
200A、200B 回路
205 グランドノード
210 制御信号
220 プリドライバ回路
230 駆動GaN FET
240 レーザダイオード
250 GaN FET
260A、260B 負荷
300 回路
305 グランドノード
310 制御信号
320 プリドライバ回路
330 駆動GaN FET
340 レーザダイオード
350 GaN FET
360 GaN FET
370 電流ミラー

Claims (10)

1. 第1の電源電圧に接続される第1の端子、および第2の端子を有する負荷のためのドライバ回路であって、
   前記負荷の前記第2の端子に接続されるドレイン、グランドに接続されるソース、およびゲート駆動電流を受け取るためのゲートを有するソース接地構成に接続される第1のFETと、
   前記負荷の前記第2の端子に接続されるドレイン、前記第1のFETの前記ゲートに接続されるソース、およびゲートを有するソースフォロワ構成に接続される第2のFETと、
   第2の電源電圧によって給電され、かつ制御信号を受信するための入力および前記第2のFETの前記ゲートに接続される出力を有するプリドライバとを備え、前記プリドライバが前記制御信号に従って前記第2のFETを駆動して、前記第1のFETに対する前記ゲート駆動電流が前記第1の電源電圧によって提供され、前記負荷を通っておよび前記第2のFETを通って流れ、前記負荷がレーザダイオードを備える、ドライバ回路。
2. 前記第1のFETが、エンハンスメントモードGaN FETである第1のGaN FETであり、かつ前記第2のFETが、エンハンスメントモードGaN FETである第2のGaN FETである、請求項1に記載のドライバ回路。
3. 前記プリドライバ、前記第1のGaN FET、および前記第2のGaN FETが単一の半導体チップに集積される、請求項2に記載のドライバ回路。
4. 前記第1のGaN FETのゲート容量が前記第2のGaN FETのゲート容量より大きい、請求項2に記載のドライバ回路。
5. 前記第2のGaN FETのソース端子とグランドとの間に接続される第2の負荷を更に備える、請求項2に記載のドライバ回路。
6. 前記第2の負荷が抵抗器を備える、請求項5に記載のドライバ回路。
7. 前記第2の負荷が同期プルダウンスイッチを備える、請求項5に記載のドライバ回路。
8. 前記第2の負荷が、ダイオードとして構成される第3のGaN FETを備えかつ前記第1のGaN FETの前記ゲートに接続されるゲートを有して、前記第3のGaN FETと前記第1のGaN FETとの間に電流ミラーを形成する、請求項5に記載のドライバ回路。
9. 前記電流ミラーが、前記第3のGaN FETを通るドレイン-ソース電流を前記第1のGaN FETを通る前記ドレイン-ソース電流より小さくさせる電流ミラー比を有する、請求項8に記載のドライバ回路。
10. プリドライバ回路、前記第1のGaN FET、前記第2のGaN FET、および前記第3のGaN FETが単一の半導体チップに集積される、請求項8に記載のドライバ回路。

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