JP5442861B2 - 低電流入力バッファ - Google Patents

Description

本発明は、ＧａＡｓテクノロジーにおいて使用され、ＣＭＯＳレベルに対応可能な低電流入力バッファに関するものである。

ＧａＡｓテクノロジーにおける従来の論理回路は、大型抵抗器と共にトランジスタを使用する。これらの回路は、抵抗器での所望の電圧降下のため、オン状態では、高入力駆動電流及び高電流の両方を必要とする。さらに、抵抗器は所望の大きな抵抗を実現するために大きなチップ面積を占有する。

本発明の目的は、ＣＭＯＳレベルに対応可能であり、ＧａＡｓテクノロジーで実現させることのできる低電流入力バッファを提供することである。

この目的は、請求項１による低電流入力バッファによって達成される。さらなる実施形態と変形例は、従属請求項から得ることができる。

低電流入力バッファは、入力信号を、電流制限トランジスタ又はダイオード構成で発生する基準電圧と比較する電流制限差動入力段を備える。入力バッファの電流制限構成要素はそれぞれ電流制限器を備え、ＧａＡｓテクノロジーで実現されうる。このテクノロジー、特にＦＥＴ・ＨＢＴ融合型又は積層型集積化技術において利用可能な種々の構成要素であり、ＢｉＦＥＴ又はＢｉＨＥＭＴと称され，１枚のＧａＡｓ基板にＨＢＴデバイスと、ＦＥＴデバイス又はＰ−ＨＥＭＴデバイスとの両方を含む種々の構成要素が、この回路で使用されうる。

低電流入力バッファはＥモード（エンハンスメント）及びＤモード（デプレッション）トランジスタを使用し、これらは、ソースと、ドレインと、ソース及びドレインの間のチャネルを制御するゲートとを備え、また、ゲート・ソース接合及び／又はゲート・ドレイン接合をさらに備える。これらのトランジスタはソース及びドレインに関して対称とし、ゲート・ソース接合及び同様のゲート・ドレイン接合を利用できる。Ｅモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きな正であれば、ソースとドレインの間を導通し、ゲート・ソース電圧が正の閾値電圧よりも小さい場合には、ソースとドレインの間を導通しない。Ｄモードトランジスタは、ゲート・ソース電圧が負の閾値電圧よりもより大きな負である場合にはソースとドレインの間を導通せず、ゲート・ソース電圧が閾値電圧を超える場合（より小さな負、ゼロ、又は正）にはソースとドレインの間を導通する。

電流制限器は電流制限構成要素と供給電圧の電圧レベルとの間に接続される。電流制限器は、Ｄモードフィードバックトランジスタと、Ｄモードフィードバックトランジスタのソースを、電圧降下を生じさせる構成要素を介してＤモードフィードバックトランジスタのゲートに接続するフィードバックループとを備える。電圧降下を生じさせる構成要素は、少なくとも１つのＥモードトランジスタ又はバイポーラトランジスタもしくはヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されるダイオードを備えることができる。

差動入力段には電流源を設けることができ、電流源は、差動回路と供給電圧の電圧レベルとの間に接続される。電流源は、カレントミラー内で使用されうるものであり、カレントミラーは、差動入力段を電流制限制御回路に接続する。制御回路は、入力バッファ全体のオンとオフとを切り替えるために使用されうる。

低電流入力バッファの一実施形態では、差動入力段は、第１Ｅモードトランジスタと、第２Ｅモードトランジスタと、第１Ｄモードトランジスタと、第２Ｄモードトランジスタとで形成される。第１Ｅモードトランジスタのゲートは入力として設けられ、第２Ｅモードトランジスタのドレインは出力として設けられる。第１Ｅモードトランジスタのドレインは、第１Ｄモードトランジスタのソースに接続される。第２Ｅモードトランジスタのゲートは基準電圧を生成する構成要素に接続される。電圧降下を生じさせる構成要素は、第２Ｅモードトランジスタのドレインと第２Ｄモードトランジスタのソースとの間に接続される。第２Ｅモードトランジスタのドレインは、第１及び第２Ｄモードトランジスタのゲートに接続される。第１及び第２Ｄモードトランジスタのドレインは、供給電圧の高電圧レベルＶ_ＤＤに接続され、第１及び第２Ｅモードトランジスタのソースは電流源に接続される。電流源は第３Ｅモードトランジスタによって実現されることができ、電流源のソースは供給電圧の低電圧レベルに接続され、そのドレインは第１及び第２Ｅモードトランジスタのソースに接続される。第３Ｅモードトランジスタのゲートは、制御回路によって扱われうる。

さらなる実施形態では、カレントミラーが、第１及び第２Ｅモードトランジスタのソースに接続される。カレントミラーは電流源を備え、電流源は、例えば第３Ｅモードトランジスタによって実現され、第３Ｅモードトランジスタのソースは供給電圧の低電圧レベルに接続され、第３Ｅモードトランジスタのドレインは第１及び第２Ｅモードトランジスタのソースに接続される。カレントミラーは、第３Ｅモードトランジスタのゲートに接続される電流制限制御回路をさらに備える。制御回路は基準電流源を備え、基準電流源は例えばさらなるＥモードトランジスタによって実現され、さらなるＥモードトランジスタのソースは供給電圧の低電圧レベルに接続され、さらなるＥモードトランジスタのドレインはそのゲートに短絡される。ドレインは、任意的な電圧シフト要素と電流制限器を介して、供給電圧の高レベルにも接続される。電圧シフト要素は、例えば、第２のさらなるＥモードトランジスタによって実現され、第２のさらなるＥモードトランジスタのソースは第１のさらなるＥモードトランジスタのドレインに接続され、第２のさらなるＥモードトランジスタのドレインは第２のさらなるＥモードトランジスタのゲートに短絡される。電流制限器は、さらなるＤモードフィードバックトランジスタと、電圧降下を生じさせる構成要素を介してさらなるＤモードフィードバックトランジスタのソースがさらなるＤモードフィードバックトランジスタのゲートに接続されるフィードバックループとを備える。電圧シフト要素が第２のさらなるＥモードトランジスタで形成される場合、第２のさらなるＥモードトランジスタのドレインは、さらなるＤモードフィードバックトランジスタのゲートに接続される。他の方法では、基準電流源、具体的には基準電流源のさらなるＥモードトランジスタのドレインは、さらなるＤモードフィードバックトランジスタのゲートに接続される。電圧の高レベルを、 第１及び第２Ｄモードトランジスタのドレインに接続されるべき電圧レベルとすることができる。制御回路の電圧の高レベルへの接続を、回路全体のオンとオフとを切り替えるイネーブル電圧を印加するように、切り替え可能にすることができる。

低電流入力バッファのさらなる実施形態では、電流制限インバータ回路が出力段として使用される。上述の差動入力段の出力信号又は差動入力段に後続する回路段の出力信号は、電流制限インバータ回路の入力信号として使用される。インバータ回路には、Ｄモードフィードバックトランジスタと、電圧降下を生じさせる構成要素を介してＤモードフィードバックトランジスタのソースをＤモードフィードバックトランジスタのゲートに接続するフィードバックループとを備えた電流制限器が設けられる。インバータ回路はＥモード入力トランジスタをさらに備えることができる。電圧降下を生じさせる構成要素は、Ｅモード入力トランジスタのドレインとＤモードフィードバックトランジスタのソースとの間に接続される。入力トランジスタのドレインも、フィードバックトランジスタのゲートに接続される。供給電圧を入力トランジスタのソースとフィードバックトランジスタのドレインとに印加し、フィードバックトランジスタのドレインには供給電圧の高電圧レベルが供給される。入力トランジスタのゲートが入力信号用に設けられ、入力トランジスタのドレインが出力信号用に設けられる。電圧降下を生じさせる構成要素を、バイポーラトランジスタ又はヘテロバイポーラトランジスタのダイオードによって有利に実現させることができる。この後者の設計のインバータ回路は、例えば、デプレッションモードＦＥＴ又はデプレッションモードＰ‐ＨＥＭＴのような高インピーダンス負荷を駆動する入力バッファの出力段として特に適している。

さらなる実施形態では、基準電圧は電圧降下を生じさせる電流制限構成要素によって生成される。基準電圧は、供給電圧の電圧レベルと、Ｄモードフィードバックトランジスタと、フィードバックループと、フィードバックループ内で電圧降下を生じさせるさらなる構成要素とを備えるさらなる電流制限器との間で切り替わる。

添付の図面を参照して、実施例に関する以下の詳細な説明から、低電流入力バッファのこれらの目的及びその他の目的、特徴ならびに利点を明らかにする。

低電流入力バッファの実施形態の回路図である。 入力バッファのさらなる実施形態の出力段として適用される電流制限インバータ回路の回路図である。

図１は低電流入力バッファの一実施形態の回路図を示す。回路内に存在するトランジスタは、ソースと、ドレインと、ゲートと、ゲート・ソース間又はゲート・ドレイン間の接合によって形成されるダイオードとを備える一種の電界効果トランジスタである。よって、これらのトランジスタは本回路図内ではＮチャネル型ＪＦＥＴに使用する記号で表されているが、類似の構造を有する他のタイプのトランジスタを使用することもできる。図に示す例では、トランジスタのゲート・ソース接合を使用している。

Ｄ（Ｄモード、デプレッションモード）で示すトランジスタは、負の閾値電圧により特徴付けられるものである。負の閾値電圧よりも大きな負（つまり絶対値がより大きな負を意味する）のゲート・ソース電圧を印加した場合、トランジスタのチャネルを通るソース・ドレインパスは導通しない。トランジスタをスイッチとして考える場合、ゲート・ソース電圧が閾値電圧よりも大きな負である場合にスイッチは開く。従ってこのタイプのトランジスタは「常時オン」と特徴付けることができる。ゲート・ソース電圧が閾値電圧よりも負でない、又はゼロもしくは正の場合には、ソース・ドレインパスは導通する、つまりスイッチは閉じる。

Ｅモード（エンハンスメントモード）トランジスタは、正の閾値電圧により特徴付けられるものである。Ｅモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きい場合、ソース・ドレイン間を導通する、つまりスイッチは閉じる。ゲート・ソース電圧が正の閾値電圧よりも小さい、又はゼロもしくは負である場合、トランジスタは導通しない、つまりスイッチは開く。よって、Ｅモードトランジスタは「常時オフ」と特徴付けることができる。

図１に示す低電流入力バッファの実施形態の差動入力段は、第１ＥモードトランジスタＥ１と、第２ＥモードトランジスタＥ２と、第１ＤモードトランジスタＤ１と、第２ＤモードトランジスタＤ２とを備える。随意の電流源は第３ＥモードトランジスタＥ３の手段によって設けられる。第３ＥモードトランジスタＥ３のソース３２は、接地又は供給電圧の低電圧レベルＶ_ＳＳに接続される。第３ＥモードトランジスタＥ３のドレイン３３は、第１ＥモードトランジスタＥ１のソース１と第２ＥモードトランジスタＥ２のソース４とに接続される。第１ＥモードトランジスタＥ１のドレイン２は、第１ＤモードトランジスタＤ１のソース７に接続される。第２ＥモードトランジスタＥ２のドレイン５は、第２ＤモードトランジスタＤ２のソース１０に接続される。

電流制限器内で電圧降下を生じさせる構成要素を、さらなるＥモードトランジスタのゲート・ソース接合又はゲート・ドレイン接合によって実現することができる。さらなるＥモードトランジスタの接合は、ソースとドレインを接合することによって並列に切り替わることができる。さらなるＥモードトランジスタのゲート・ソース接合又はゲート・ドレイン接合は直列に接続させて適切な値の電圧降下を得ることができる。代わりに、電圧降下を生じさせる構成要素はダイオード、特にバイポーラ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されるダイオードとすることができる。図１に示す実施形態では、電圧降下を生じさせる構成要素は、第２ＤモードトランジスタＤ２のソース１０と第２ＥモードトランジスタＥ２のドレイン５との間に直列に接続された第４ＥモードトランジスタＥ４と第５ＥモードトランジスタＥ５とのゲート・ソース接合を備える。

第２ＤモードトランジスタＤ２のゲート１２は第１ＤモードトランジスタＤ１のゲート９に接続される。第１ＤモードトランジスタＤ１のドレイン８と第２ＤモードトランジスタＤ２のドレイン１１とは供給電圧の高電圧レベルＶ_ＤＤに接続される。第１ＥモードトランジスタＥ１のゲート３は入力信号ＩＮ用に設けられ、第２ＥモードトランジスタＥ２のドレイン５は出力信号ＯＵＴ用に設けられる。基準電圧Ｖ_ｒｅｆは第２ＥモードトランジスタＥ２のゲート６に印加される。

基準電圧Ｖ_ｒｅｆを生成する構成は、第６ＥモードトランジスタＥ６と第７ＥモードトランジスタＥ７とのゲート・ソース接合を備え、これらのゲート・ソース接合は直列に接続される。代わりに、ゲート・ソース接合を１つのみ使用することもでき、又は直列に接続されるＥモードトランジスタのゲート・ソース接合の数を、２つ以上にすることもできる。ゲート・ソース接合とゲート・ドレイン接合とは、並列に切り替えることができる。Ｅモードトランジスタのゲート・ソース接合又はゲート・ドレイン接合の代わりに、ダイオードの他の構成、具体的にはバイポーラ又はヘテロバイポーラトランジスタのダイオード及び／又はトランジスタを使用して所望の基準圧力を生成することができる。

基準電圧Ｖ_ｒｅｆを生成する構成は、さらなる電流制限器と供給電圧の低レベルＶ_ＳＳとの間で切り替わる。さらなる電流制限器は、第３ＤモードトランジスタＤ３と、電圧降下を生じさせるさらなる構成要素と、フィードバック接続ライン２３とを備える。電圧降下を生じさせるさらなる構成要素は、第８ＥモードトランジスタＥ８と第９ＥモードトランジスタＥ９とを備え、それらのゲート・ソース接合は直列に接続される。電圧降下を生じさせる構成要素は、差動入力段の電流制限器の上述の説明に従って、変更されうる。

第３ＥモードトランジスタＥ３によって実現される電流源は、第３ＥモードトランジスタＥ３と第１０Ｅモードトランジスタ（Ｅ１０）とを備えるカレントミラーの一部分とされうる。第３ＥモードトランジスタＥ３のゲート３４は、さらなる接続ライン３０によって第１０ＥモードトランジスタＥ１０のゲート３７に接続される。第１０ＥモードトランジスタＥ１０のゲート３７及びドレイン３６は、さらなる接続ライン３１によって短絡される。第１０ＥモードトランジスタＥ１０のドレイン３６は、さらなる電流制限器に接続される。このさらなる電流制限器は、第４ＤモードトランジスタＤ４と、第１１ＥモードトランジスタＥ１１のゲート・ソース接合であり、電圧降下を生じさせるさらなる構成要素と、さらなるフィードバック接続ライン２２とを備える。電圧降下を生じさせる構成要素は、差動入力段の電流制限器の上述の説明に従って、変更されうる。フィードバック接続ライン２２は、電圧降下を生じさせる構成要素を第４ＤモードトランジスタＤ４のゲート２９に接続させる。第４ＤモードトランジスタＤ４のソース２７は、電圧降下を生じさせる構成要素に接続され、第４ＤモードトランジスタＤ４のドレイン２８は、供給電圧の電圧レベルＶ_ｅｎに接続され、電圧レベルＶ_ｅｎは高電圧レベルＶ_ＤＤとなりうる。第４ＤモードトランジスタＤ４のドレイン２８が、切替可能なように、電圧レベル、特に、回路で供給されるイネーブル電圧Ｖ_ｅｎに接続される場合には、入力バッファのオンとオフとを切り替えることができる。

電圧シフト要素は、第１０ＥモードトランジスタＥ１０のドレイン３６と、第１１ＥモードトランジスタＥ１１及び第４ＤモードトランジスタＤ４を備える電流制限器との間に接続されうる。図１に示す実施形態では、電圧シフト要素は第１２ＥモードトランジスタＥ１２である。第１０ＥモードトランジスタＥ１０のドレイン３６は第１２ＥモードトランジスタＥ１２のソース３８に接続され、第１２ＥモードトランジスタＥ１２のドレイン３９はそのゲート４０に短絡され、フィードバック接続ライン２２に接続される。

図２は入力バッファの出力段を実現するのに適した電流制限インバータ回路を示す。以下において、図２のインバータ回路のＤモードトランジスタＤをフィードバックトランジスタと称し、ＥモードトランジスタＥを入力トランジスタと称す。入力トランジスタＥのソース１５は接地又は供給電圧の低電位Ｖ_ＳＳに接続される。入力トランジスタＥのドレイン１６は、出力信号ＯＵＴ用に設けられる。入力トランジスタＥのゲート１７は入力信号ＩＮ用に設けられ、入力信号ＩＮは、差動入力段の出力信号、又は差動入力段とインバータ回路との間に接続され、例えば論理回路を備えることのできる少なくとも１つのさらなる段の出力信号でありうる。入力トランジスタＥのドレイン１６は、フィードバック接続ライン２１を介してフィードバックトランジスタＤのゲート２０に接続される。フィードバックトランジスタＤのドレイン１９は、供給電圧の高電位Ｖ_ＤＤ に接続される。入力トランジスタＥのドレイン１６は、電圧降下を生じさせる構成要素を介してフィードバックトランジスタＤのソース１８に接続される。この構成要素はさらなるＥモードトランジスタのゲート・ソース接合、又は図２に示すように、バイポーラ又はヘテロバイポーラトランジスタとすることのできるさらなるトランジスタのさらなるダイオード１４によって形成されうる。インバータ回路の電流制限器内においてさらなるダイオード１４を使用することは、出力段によって駆動される回路構成要素の要求の点で有利である。フィードバックトランジスタＤと、電圧降下を生じさせる構成要素１４と、フィードバック接続ライン２１とはインバータ回路の電流制限器である。この回路の動作は以下の通りである。

入力トランジスタＥのゲート１７に高電圧レベル、つまり高論理入力信号ＩＮが印加される場合、この電圧は入力トランジスタＥを導通モードにする。これによってソースとドレインとの間に対応するスイッチは閉じ、接地電位Ｖ_ＳＳはフィードバックトランジスタＤのゲート２０に接続される。入力信号ＩＮの電圧は、入力トランジスタＥのゲート・ソース電圧がこのトランジスタの閾値電圧よりも大きくなるくらいに十分に高い必要がある。電圧降下を生じさせる構成要素１４に亘る電圧は、フィードバックトランジスタＤ及び入力トランジスタＥに電流を流し、これによって電圧降下が生じ、フィードバックトランジスタＤのゲート２０における電圧レベルはフィードバックトランジスタＤのソース１８における電圧レベルよりも低くなる。電圧降下を生じさせる構成要素１４は、電圧降下によって、フィードバックトランジスタＤがそのサブ閾値領域（閾値電圧に相当しそうなフィードバックトランジスタＤのゲート・ソース電圧）に切り替わるように形成される。その結果、フィードバックトランジスタＤを流れる電流は非常に低くなり、入力トランジスタＥのドレイン１６における電圧レベルは本質的に接地レベル(Ｖ_ＳＳ)となる。このようにして、高入力信号ＩＮは低出力信号ＯＵＴに変換される。

入力トランジスタＥのゲート１７に低電圧レベルが印加されると、入力トランジスタＥのゲート・ソース電圧はその閾値電圧よりも低くなり、入力トランジスタＥは導通せず、入力トランジスタＥのソース・ドレインパスを流れる電流はほとんどない。フィードバックトランジスタＤと入力トランジスタＥとを流れる唯一の電流は、出力ＯＵＴを流れる非常に小さな電流である。電圧降下１４を生じさせる構成要素は、フィードバックトランジスタＤの負のゲート・ソース電圧がより大きな負の閾値電圧を超える程度に電圧降下が十分に低くなるように形成される。従って、フィードバックトランジスタＤはソースとドレインとの間を導通し、対応するスイッチは閉じる。結果として出力信号ＯＵＴは高レベルとなる。このようにして低入力信号ＩＮは高出力信号ＯＵＴに変換され、よってこの回路は電流制限インバータとして機能する。

低電流入力バッファは、高電流を必要とせずに、ＣＭＯＳレベルの入力をＧａＡｓ回路で使用可能なレベルに変換するのに適している。さらに、全体的に使用可能な機能は簡単に実現させることができる。入力バッファで適用されるトランジスタは全て、ＧａＡｓのＢｉＦＥＴテクノロジーのデバイスとすることができる。入力バッファは、デプレッションモードＦＥＴ又はデプレッションモードＰ−ＨＥＭＴのような高インピーダンス負荷を駆動するのに特に有用である。

１ 第１Ｅモードトランジスタのソース
２ 第１Ｅモードトランジスタのドレイン
３ 第１Ｅモードトランジスタのゲート
４ 第２Ｅモードトランジスタのソース
５ 第２Ｅモードトランジスタのドレイン
６ 第２Ｅモードトランジスタのゲート
７ 第１Ｄモードトランジスタのソース
８ 第１Ｄモードトランジスタのドレイン
９ 第１Ｄモードトランジスタのゲート
１０ 第２Ｄモードトランジスタのソース
１１ 第２Ｄモードトランジスタのドレイン
１２ 第２Ｄモードトランジスタのゲート
１３ フィードバック接続ライン
１４ さらなるダイオード
１５ 入力トランジスタのソース
１６ 入力トランジスタのドレイン
１７ 入力トランジスタのゲート
１８ フィードバックトランジスタのソース
１９ フィードバックトランジスタのドレイン
２０ フィードバックトランジスタのゲート
２１ フィードバック接続ライン
２２ フィードバック接続ライン
２３ フィードバック接続ライン
２４ 第３Ｄモードトランジスタのソース
２５ 第３Ｄモードトランジスタのドレイン
２６ 第３Ｄモードトランジスタのゲート
２７ 第４Ｄモードトランジスタのソース
２８ 第４Ｄモードトランジスタのドレイン
２９ 第４Ｄモードトランジスタのゲート
３０ 接続ライン
３１ 接続ライン
３２ 第３Ｅモードトランジスタのソース
３３ 第３Ｅモードトランジスタのドレイン
３４ 第３Ｅモードトランジスタのゲート
３５ 第１０Ｅモードトランジスタのソース
３６ 第１０Ｅモードトランジスタのドレイン
３７ 第１０Ｅモードトランジスタのゲート
３８ 第１２Ｅモードトランジスタのソース
３９ 第１２Ｅモードトランジスタのドレイン
４０ 第１２Ｅモードトランジスタのゲート
Ｄ フィードバックトランジスタ
Ｄ１ 第１Ｄモードトランジスタ
Ｄ２ 第２Ｄモードトランジスタ
Ｄ３ 第３Ｄモードトランジスタ
Ｄ４ 第４Ｄモードトランジスタ
Ｅ 入力トランジスタ
Ｅ１ 第１Ｅモードトランジスタ
Ｅ２ 第２Ｅモードトランジスタ
Ｅ３ 第３Ｅモードトランジスタ
Ｅ４ 第４Ｅモードトランジスタ
Ｅ５ 第５Ｅモードトランジスタ
Ｅ６ 第６Ｅモードトランジスタ
Ｅ７ 第７Ｅモードトランジスタ
Ｅ８ 第８Ｅモードトランジスタ
Ｅ９ 第９Ｅモードトランジスタ
Ｅ１０ 第１０Ｅモードトランジスタ
Ｅ１１ 第１１Ｅモードトランジスタ
Ｅ１２ 第１２Ｅモードトランジスタ
ＩＮ 入力
ＯＵＴ 出力
Ｖ_ＤＤ 供給電圧の高電位レベル
Ｖ_ＳＳ 供給電圧の低電位レベル

Claims (14)

1. 入力信号（ＩＮ）を基準電圧（Ｖ_ｒｅｆ）と比較する電流制限差動入力段と、前記基準電圧（Ｖ_ｒｅｆ）を生成するダイオード構成（Ｅ６，Ｅ７）又は電流制限トランジスタとを備える低電流入力バッファであって、
   ・前記電流制限差動入力段は、ソース（１，４）と、ドレイン（２，５）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（３，６）と、ゲート・ソース接合とを有する第１Ｅモードトランジスタ（Ｅ１）及び第２Ｅモードトランジスタ（Ｅ２）を備え、該第１Ｅモードトランジスタ（Ｅ１）及び第２Ｅモードトランジスタ（Ｅ２）の各々は、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
   ・前記電流制限差動入力段は、ソース（７，１０）と、ドレイン（８，１１）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（９，１２）と、ゲート・ソース接合とを有する第１Ｄモードトランジスタ（Ｄ１）及び第２Ｄモードトランジスタ（Ｄ２）を備え、該第１Ｄモードトランジスタ（Ｄ１）及び第２Ｄモードトランジスタ（Ｄ２）の各々は、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインの間を導通し、
   ・前記第１Ｅモードトランジスタのドレイン（２）は、前記第１Ｄモードトランジスタのソース（７）に接続され、
   ・前記電流制限差動入力段は、電圧降下を生じさせ、前記第２Ｅモードトランジスタのドレイン（５）と前記第２Ｄモードトランジスタのソース（１０）との間に接続される構成要素（Ｅ４，Ｅ５）を備え、
   ・前記電流制限差動入力段は、前記第２Ｅモードトランジスタのドレイン（５）を前記第２Ｄモードトランジスタのゲート（１２）に接続するフィードバック接続ライン（１３）を備え、
   ・前記第２Ｄモードトランジスタのゲート（１２）は、前記第１Ｄモードトランジスタのゲート（９）に接続され、
   ・前記第１及び第２Ｅモードトランジスタのソース（１，４）は、供給電圧の第１電圧レベル（Ｖ_ＳＳ）に接続されるために設けられ、
   ・前記第１及び第２Ｄモードトランジスタのドレイン（８，１１）は、前記供給電圧の第２電圧レベル（Ｖ_ＤＤ）に接続されるために設けられ、
   ・前記第１Ｅモードトランジスタのゲート（３）は、入力信号（ＩＮ）用に設けられ、
   ・前記第２Ｅモードトランジスタのドレイン（５）は、出力信号（ＯＵＴ）用に設けられ、
   ・前記電流制限トランジスタは、ソース（２４）と、ドレイン（２５）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（２６）と、ゲート・ソース接合とを有する第３Ｄモードトランジスタ（Ｄ３）を備え、該第３Ｄモードトランジスタ（Ｄ３）は、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
   ・前記電流制限トランジスタは、電圧降下を生じさせ、前記基準電圧を生成する前記ダイオード構成（Ｅ６，Ｅ７）と前記第３Ｄモードトランジスタのソース（２４）との間に接続される構成要素（Ｅ８，Ｅ９）を備え、
   ・前記電流制限トランジスタは、前記基準電圧を生成する前記ダイオード構成（Ｅ６，Ｅ７）を前記第３Ｄモードトランジスタのゲート（２６）に接続するフィードバック接続ライン（２３）を備え、
   ・前記電流制限トランジスタは、前記基準電圧を生成する前記ダイオード構成（Ｅ６，Ｅ７）と前記第２Ｅモードトランジスタのゲート（６）との間の接続ラインを備える
   低電流入力バッファ。
2. 請求項１に記載の低電流入力バッファにおいて、
   前記基準電圧（Ｖ_ｒｅｆ）を生成する前記ダイオード構成（Ｅ６，Ｅ７）は、ソースと、ドレインと、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲートとを有するＥモードトランジスタのゲート・ソース接合を有し、前記Ｅモードトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通しない低電流入力バッファ。
3. 請求項１に記載の低電流入力バッファにおいて、
   前記基準電圧（Ｖ_ｒｅｆ）を生成する前記ダイオード構成（Ｅ６，Ｅ７）は、ソースと、ドレインと、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲートとを有する少なくとも２つのＥモードトランジスタのゲート・ソース接合を有し、前記Ｅモードトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、且つ前記ゲート・ソース接合は直列に接続されている低電流入力バッファ。
4. 請求項１乃至３の何れか一項に記載の低電流入力バッファにおいて、
   ・低電流入力バッファは、第３Ｅモードトランジスタ（Ｅ３）及びさらなるＥモードトランジスタ（Ｅ１０）を有するカレントミラーを備え、各々のＥモードトランジスタは、ソースと、ドレインと、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲートと、ゲート・ソース接合とを有し、各々のＥモードトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
   ・前記第３Ｅモードトランジスタのソース（３２）は、前記供給電圧の前記第１電圧レベル（Ｖ_ＳＳ）に接続されるために設けられ、
   ・前記第３Ｅモードトランジスタのドレイン（３３）は、前記第１及び第２Ｅモードトランジスタ（Ｅ１，Ｅ２）のソース（１，４）に接続され、
   ・前記第３Ｅモードトランジスタのゲート（３４）は、前記さらなるＥモードトランジスタのゲート（３７）に接続され、
   ・前記さらなるＥモードトランジスタのゲート（３７）及びドレイン（３６）は短絡され、
   ・低電流入力バッファは、ソース（２７）と、ドレイン（２８）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（２９）と、ゲート・ソース接合とを有する第４Ｄモードトランジスタ（Ｄ４）を備え、該第４Ｄモードトランジスタ（Ｄ４）は、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
   ・低電流入力バッファは、電圧降下を生じさせ、前記さらなるＥモードトランジスタのドレイン（３６）と前記第４Ｄモードトランジスタのソース（２７）との間に接続される構成要素（Ｅ１１）を備え、
   ・低電流入力バッファは、前記さらなるＥモードトランジスタのドレイン（３６）を前記第４Ｄモードトランジスタのゲート（２９）に接続するフィードバック接続ライン（２２）を備える
   低電流入力バッファ。
5. 請求項４に記載の低電流入力バッファにおいて、
   前記さらなるＥモードトランジスタ（Ｅ１０）のドレイン（３６）は、ゲート・ソース接合と、短絡されたゲート及びドレインとを有する第２のさらなるＥモードトランジスタ（Ｅ１２）を介して、前記第４Ｄモードトランジスタ（Ｄ４）のゲート（２９）に接続されている低電流入力バッファ。
6. 請求項４又は５に記載の低電流入力バッファにおいて、
   前記第４Ｄモードトランジスタ（Ｄ４）のドレイン（２８）は、前記入力バッファのオンとオフとを切り替えるために供給される切替可能な電圧レベル（Ｖ_ｅｎ）に接続されている低電流入力バッファ。
7. 請求項１乃至６の何れか一項に記載の低電流入力バッファにおいて、
   電圧降下を生じさせる前記構成要素（Ｅ４，Ｅ５；Ｅ８，Ｅ９；Ｅ１１）のうちの少なくとも１つは、さらなるＥモードトランジスタのゲート・ソース接合を有する低電流入力バッファ。
8. 請求項１乃至６の何れか一項に記載の低電流入力バッファにおいて、
   電圧降下を生じさせる前記構成要素（Ｅ４，Ｅ５；Ｅ８，Ｅ９）のうちの少なくとも１つは、少なくとも２つのさらなるＥモードトランジスタのゲート・ソース接合を有し、該ゲート・ソース接合は直列に接続されている低電流入力バッファ。
9. 請求項１乃至８の何れか一項に記載の低電流入力バッファにおいて、
   該低電流入力バッファはさらに、入力を有する電流制限インバータ回路を備え、前記差動入力段の出力（ＯＵＴ）は、前記電流制限インバータ回路の前記入力に接続されている低電流入力バッファ。
10. 請求項９に記載の低電流入力バッファにおいて、
    ・前記電流制限インバータ回路は、入力トランジスタ（Ｅ）及びフィードバックトランジスタ（Ｄ）を備え、該入力トランジスタ（Ｅ）及びフィードバックトランジスタ（Ｄ）の各々は、ソース（１５；１８）と、ドレイン（１６；１９）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（１７；２０）と、ゲート・ソース接合とを有し、
    ・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
    ・前記フィードバックトランジスタは、前記ゲートと前記ソースの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
    ・前記電流制限インバータ回路は、前記フィードバックトランジスタのソース（１８）と前記入力トランジスタのドレイン（１６）との間で電圧降下を生じさせる構成要素（１４）を備え、
    ・前記電流制限インバータ回路は、前記入力トランジスタのドレイン（１６）と前記フィードバックトランジスタのゲート（２０）との間のフィードバック接続ライン（２１）を備え、
    ・前記入力トランジスタのソース（１５）は、供給電圧の第１電圧レベル（Ｖ_ＳＳ）に接続されるために設けられ、
    ・前記フィードバックトランジスタのドレイン（１９）は、前記供給電圧の第２電圧レベル（Ｖ_ＤＤ）に接続されるために設けられている
    低電流入力バッファ。
11. 請求項１０に記載の低電流入力バッファにおいて、
    ・該低電流入力バッファはさらに、バイポーラトランジスタ又はヘテロバイポーラトランジスタであるさらなるトランジスタを備え、
    ・前記インバータ回路の電圧降下を生じさせる前記構成要素は、前記さらなるトランジスタのダイオードを有する
    低電流入力バッファ。
12. 請求項１乃至１１の何れか一項に記載の低電流入力バッファにおいて、前記トランジスタはＧａＡｓのＢｉＦＥＴテクノロジーのデバイスである低電流入力バッファ。
13. 請求項１乃至１２の何れか一項に記載の低電流入力バッファにおいて、前記入力バッファの出力信号（ＯＵＴ）は、高インピーダンス負荷を駆動するために生じる低電流入力バッファ。
14. 請求項１３に記載の低電流入力バッファにおいて、前記高インピーダンス負荷はデプレッションモードＦＥＴ又はデプレッションモードＰ−ＨＥＭＴである低電流入力バッファ。

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