JPH0758626A - Ｂｉｃｍｏｓ出力回路を具える電子装置 - Google Patents
Ｂｉｃｍｏｓ出力回路を具える電子装置Info
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- JPH0758626A JPH0758626A JP6118086A JP11808694A JPH0758626A JP H0758626 A JPH0758626 A JP H0758626A JP 6118086 A JP6118086 A JP 6118086A JP 11808694 A JP11808694 A JP 11808694A JP H0758626 A JPH0758626 A JP H0758626A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】
【目的】 低電源電圧で動作しうる高速ＢＩＣＭＯＳ出
力回路を提供する。 【構成】 ＢＩＣＭＯＳ出力回路は、低電圧、例えば３
ボルトの電源ＶCCに接続され、高レベルから低レベルへ
の入力信号遷移中出力端子Ｑを電源電圧に引き上げる機
能を有する上側部３４と、接地電位のような基準電位の
点に接続され、低レベルから高レベルへの入力信号遷移
中出力端子Ｑを基準電位に引き下げる機能を有する下側
部３５と、出力状態を電源電圧に保持するＣＭＯＳ回路
１３と、前記上側部及び下側部の一方又は双方に加えた
準相補キッカー回路２１，Ｑ１０；３１，Ｑ１３とを具
える。
力回路を提供する。 【構成】 ＢＩＣＭＯＳ出力回路は、低電圧、例えば３
ボルトの電源ＶCCに接続され、高レベルから低レベルへ
の入力信号遷移中出力端子Ｑを電源電圧に引き上げる機
能を有する上側部３４と、接地電位のような基準電位の
点に接続され、低レベルから高レベルへの入力信号遷移
中出力端子Ｑを基準電位に引き下げる機能を有する下側
部３５と、出力状態を電源電圧に保持するＣＭＯＳ回路
１３と、前記上側部及び下側部の一方又は双方に加えた
準相補キッカー回路２１，Ｑ１０；３１，Ｑ１３とを具
える。
Description
【０００１】
【産業上の利用分野】本発明は集積回路（ＩＣ）、特に
ＢＩＣＭＯＳ回路として一般に知られているバイポーラ
及び相補型ＭＯＳ（ＣＭＯＳ）との組合せ回路に関する
ものである。
ＢＩＣＭＯＳ回路として一般に知られているバイポーラ
及び相補型ＭＯＳ（ＣＭＯＳ）との組合せ回路に関する
ものである。
【０００２】ＩＣ回路における傾向は２種類の通常の電
池により直接動作しうる低電圧回路に向けられている。
代表的な電圧範囲は２．７〜３．６ボルトである。他の
傾向は高速動作回路に向けられている。その結果、ＣＭ
ＯＳ回路の低電力特性とバイポーラ回路の高速動作特性
とを組合せたＢＩＣＭＯＳ回路の人気が高まってきてい
る。しかし、標準の５ボルト動作電圧を２．７〜３．２
ボルトに低下させると、本質的に動作速度が低下する。
池により直接動作しうる低電圧回路に向けられている。
代表的な電圧範囲は２．７〜３．６ボルトである。他の
傾向は高速動作回路に向けられている。その結果、ＣＭ
ＯＳ回路の低電力特性とバイポーラ回路の高速動作特性
とを組合せたＢＩＣＭＯＳ回路の人気が高まってきてい
る。しかし、標準の５ボルト動作電圧を２．７〜３．２
ボルトに低下させると、本質的に動作速度が低下する。
【０００３】
【従来の技術】あらゆる既知の２．７〜３．６ボルトＢ
ＩＣＭＯＳ回路では、出力は代表的にバイポーラ回路及
びＣＭＯＳ回路のタンデム配置により駆動される。バイ
ポーラ出力部は代表的な高−低信号遷移（高レベルから
低レベルへの信号遷移）中負荷を駆動し、一方、ＣＭＯ
Ｓ部は出力状態を電源レベルに保持するとともに直流仕
様に対するあらゆる電流を生じる。代表的な５ボルトＩ
Ｃを変更したあるものでは、バイポーラプルアップ回路
からダーリントントランジスタを除外したり、機能及び
性能を極めて低い電源電圧で達成させる新規な“準相
補”構造をも除外している。しかし、電源を２．７〜
３．６ボルトに減少させると、これらの変更を行なうこ
とにより５ボルトの出力回路に比べてバイポーラトラン
ジスタの駆動不足を生ぜしめる。その結果、動作機能が
低下する。
ＩＣＭＯＳ回路では、出力は代表的にバイポーラ回路及
びＣＭＯＳ回路のタンデム配置により駆動される。バイ
ポーラ出力部は代表的な高−低信号遷移（高レベルから
低レベルへの信号遷移）中負荷を駆動し、一方、ＣＭＯ
Ｓ部は出力状態を電源レベルに保持するとともに直流仕
様に対するあらゆる電流を生じる。代表的な５ボルトＩ
Ｃを変更したあるものでは、バイポーラプルアップ回路
からダーリントントランジスタを除外したり、機能及び
性能を極めて低い電源電圧で達成させる新規な“準相
補”構造をも除外している。しかし、電源を２．７〜
３．６ボルトに減少させると、これらの変更を行なうこ
とにより５ボルトの出力回路に比べてバイポーラトラン
ジスタの駆動不足を生ぜしめる。その結果、動作機能が
低下する。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ＢＩ
ＣＭＯＳ回路を改善することにある。本発明の他の目的
は、低電源電圧で動作しうる高速ＢＩＣＭＯＳ回路を提
供せんとするにある。本発明の更に他の目的は、５ボル
トのＢＩＣＭＯＳ出力回路よりも低い駆動電流で足り、
しかもこれよりも高速で動作する低電圧ＢＩＣＭＯＳ出
力回路を提供せんとするにある。
ＣＭＯＳ回路を改善することにある。本発明の他の目的
は、低電源電圧で動作しうる高速ＢＩＣＭＯＳ回路を提
供せんとするにある。本発明の更に他の目的は、５ボル
トのＢＩＣＭＯＳ出力回路よりも低い駆動電流で足り、
しかもこれよりも高速で動作する低電圧ＢＩＣＭＯＳ出
力回路を提供せんとするにある。
【０００５】
【課題を解決するための手段】本発明による電子装置は
ＢＩＣＭＯＳ出力回路を具え、この出力回路が、入力端
子と、出力端子と、これら入力端子及び出力端子間に接
続された第１ＣＭＯＳ論理ゲート手段、例えばインバー
タと、前記出力端子を介して相互接続されたプルアップ
バイポーラトランジスタ装置及びプルダウンバイポーラ
トランジスタ装置と、前記入力端子及び前記プルアップ
バイポーラトランジスタ装置の制御ノード間に接続され
たプルアップ制御手段と、前記入力端子及び前記プルダ
ウンバイポーラトランジスタ装置の制御ノード間に接続
されたプルダウン制御手段とを有している。前記プルア
ップ制御手段は前記入力端子及び前記プルアップバイポ
ーラトランジスタ装置の制御ノード間に第２ＣＭＯＳ論
理ゲート手段、例えばインバータを有し、前記プルダウ
ン制御手段は前記入力端子及び前記プルダウンバイポー
ラトランジスタ装置の制御ノード間に第３ＣＭＯＳ論理
ゲート手段、例えばインバータを有している。本発明の
特徴によれば、前記プルアップ制御手段が更に、キッカ
ーバイポーラトランジスタを具え、このキッカーバイポ
ーラトランジスタの主電流通路が前記プルアップバイポ
ーラトランジスタ装置の制御ノードに接続され、このキ
ッカーバイポーラトランジスタのベース電極が、前記プ
ルアップバイポーラトランジスタ装置を前記第２ＣＭＯ
Ｓ論理ゲート手段と並列に制御するために前記入力端子
に結合されているようにする。
ＢＩＣＭＯＳ出力回路を具え、この出力回路が、入力端
子と、出力端子と、これら入力端子及び出力端子間に接
続された第１ＣＭＯＳ論理ゲート手段、例えばインバー
タと、前記出力端子を介して相互接続されたプルアップ
バイポーラトランジスタ装置及びプルダウンバイポーラ
トランジスタ装置と、前記入力端子及び前記プルアップ
バイポーラトランジスタ装置の制御ノード間に接続され
たプルアップ制御手段と、前記入力端子及び前記プルダ
ウンバイポーラトランジスタ装置の制御ノード間に接続
されたプルダウン制御手段とを有している。前記プルア
ップ制御手段は前記入力端子及び前記プルアップバイポ
ーラトランジスタ装置の制御ノード間に第２ＣＭＯＳ論
理ゲート手段、例えばインバータを有し、前記プルダウ
ン制御手段は前記入力端子及び前記プルダウンバイポー
ラトランジスタ装置の制御ノード間に第３ＣＭＯＳ論理
ゲート手段、例えばインバータを有している。本発明の
特徴によれば、前記プルアップ制御手段が更に、キッカ
ーバイポーラトランジスタを具え、このキッカーバイポ
ーラトランジスタの主電流通路が前記プルアップバイポ
ーラトランジスタ装置の制御ノードに接続され、このキ
ッカーバイポーラトランジスタのベース電極が、前記プ
ルアップバイポーラトランジスタ装置を前記第２ＣＭＯ
Ｓ論理ゲート手段と並列に制御するために前記入力端子
に結合されているようにする。
【０００６】かかる本発明においては、前記プルダウン
制御手段が更に他のキッカーバイポーラトランジスタを
具え、このキッカーバイポーラトランジスタの主電流通
路が前記プルダウンバイポーラトランジスタ装置の制御
ノードに接続され、このキッカーバイポーラトランジス
タのベース電極が、前記プルダウンバイポーラトランジ
スタ装置を前記第３ＣＭＯＳ論理ゲート手段と並列に制
御するために前記入力端子に結合されているようにする
のが好ましい。
制御手段が更に他のキッカーバイポーラトランジスタを
具え、このキッカーバイポーラトランジスタの主電流通
路が前記プルダウンバイポーラトランジスタ装置の制御
ノードに接続され、このキッカーバイポーラトランジス
タのベース電極が、前記プルダウンバイポーラトランジ
スタ装置を前記第３ＣＭＯＳ論理ゲート手段と並列に制
御するために前記入力端子に結合されているようにする
のが好ましい。
【０００７】又、前記入力端子が他のＣＭＯＳ論理ゲー
ト手段、例えばインバータをそれぞれ経て前記キッカー
バイポーラトランジスタのそれぞれのベース電極に接続
されているようにするのが好ましい。
ト手段、例えばインバータをそれぞれ経て前記キッカー
バイポーラトランジスタのそれぞれのベース電極に接続
されているようにするのが好ましい。
【０００８】前記プルアップバイポーラトランジスタ装
置は低電圧電源、例えば３ボルト電源に接続され、対応
する入力信号遷移中出力端子を電源電圧に引き上げる機
能をする。前記プルダウンバイポーラトランジスタ装置
は接地電位のような基準電位の点に接続され、対応する
入力信号遷移中出力端子を基準電位レベルに引き下げる
機能をする。第１ＣＭＯＳ論理ゲート手段は出力状態を
電源電圧に保持する作用をする。本発明の特徴は、“準
相補”キッカー回路をプルアップバイポーラトランジス
タ装置に、好ましくはプルダウンバイポーラトランジス
タ装置に加えることにある。“準相補”キッカー回路と
は、ＮＰＮ型バイポーラトランジスタを駆動するＣＭＯ
Ｓインバータと、ＮＰＮ型バイポーラトランジスタとの
組合せであって、このバイポーラトランジスタのコレク
タにＰＭＯＳトランジスタのソース電極が接続されたも
のを意味する。これと同じことがＰＮＰ型バイポーラト
ランジスタに対しても成立つものである。
置は低電圧電源、例えば３ボルト電源に接続され、対応
する入力信号遷移中出力端子を電源電圧に引き上げる機
能をする。前記プルダウンバイポーラトランジスタ装置
は接地電位のような基準電位の点に接続され、対応する
入力信号遷移中出力端子を基準電位レベルに引き下げる
機能をする。第１ＣＭＯＳ論理ゲート手段は出力状態を
電源電圧に保持する作用をする。本発明の特徴は、“準
相補”キッカー回路をプルアップバイポーラトランジス
タ装置に、好ましくはプルダウンバイポーラトランジス
タ装置に加えることにある。“準相補”キッカー回路と
は、ＮＰＮ型バイポーラトランジスタを駆動するＣＭＯ
Ｓインバータと、ＮＰＮ型バイポーラトランジスタとの
組合せであって、このバイポーラトランジスタのコレク
タにＰＭＯＳトランジスタのソース電極が接続されたも
のを意味する。これと同じことがＰＮＰ型バイポーラト
ランジスタに対しても成立つものである。
【０００９】以下図面につき説明するに、ＰＭＯＳトラ
ンジスタはそのゲートに円を付して示してあり、代表的
なＣＭＯＳインバータは図１に１３，１４，１５で、図
２に２１で、図３に３１でそれぞれ示してある。又、Ｖ
CCに近い値が論理値の高レベル信号であり、接地電位に
近い値が論理値の低レベル信号であるものと仮定する。
図面全体に亘って同じ符号は同じ又は類似の機能の素子
を示す。
ンジスタはそのゲートに円を付して示してあり、代表的
なＣＭＯＳインバータは図１に１３，１４，１５で、図
２に２１で、図３に３１でそれぞれ示してある。又、Ｖ
CCに近い値が論理値の高レベル信号であり、接地電位に
近い値が論理値の低レベル信号であるものと仮定する。
図面全体に亘って同じ符号は同じ又は類似の機能の素子
を示す。
【００１０】…従来の標準３ボルトＢＩＣＭＯＳ出力回
路… 図１は標準３ボルトＢＩＣＭＯＳ出力回路１０を示す。
この出力回路１０は反転回路である。出力端子Ｑに接続
される出力負荷は入力端子Ｄ′における、高レベルから
低レベルへの信号遷移（高−低信号遷移）により高レベ
ルで駆動される。インバータ１１及び１２はこの入力の
信号遷移をＣＭＯＳ駆動回路１３に伝達し、このＣＭＯ
Ｓ駆動回路が最終的に出力端子ＱをＶCC及び接地の電源
値に保持する。
路… 図１は標準３ボルトＢＩＣＭＯＳ出力回路１０を示す。
この出力回路１０は反転回路である。出力端子Ｑに接続
される出力負荷は入力端子Ｄ′における、高レベルから
低レベルへの信号遷移（高−低信号遷移）により高レベ
ルで駆動される。インバータ１１及び１２はこの入力の
信号遷移をＣＭＯＳ駆動回路１３に伝達し、このＣＭＯ
Ｓ駆動回路が最終的に出力端子ＱをＶCC及び接地の電源
値に保持する。
【００１１】この回路の常規状態は、入力端子Ｄ′が高
レベルに保持され、出力端子Ｑが低レベルに保持されて
いる状態である。高−低信号遷移が入力端子Ｄ′で生じ
ると、プルアップ構造である上側のＣＭＯＳインバータ
回路１５のＰＭＯＳトランジスタＱ４が導通し始め、Ｎ
ＰＮバイポーラトランジスタＱ６にベース電流を供給す
る。トーテムポール出力に用いられるＮＰＮ型のバイポ
ーラトンラジスタは、これらトランジスタが完全にオン
状態にされた場合に深い飽和状態にならないようにする
ためにショットキー型とされる。トランジスタＱ６のベ
ースに供給される電流は電流増幅率（β）が乗じられ、
負荷に約２．２ボルトを与える。一方、ＣＭＯＳ駆動回
路１３のＰＭＯＳトランジスタＱ１がターン・オンし、
最終的に負荷へＶCC（この場合３ボルト）を与える。
レベルに保持され、出力端子Ｑが低レベルに保持されて
いる状態である。高−低信号遷移が入力端子Ｄ′で生じ
ると、プルアップ構造である上側のＣＭＯＳインバータ
回路１５のＰＭＯＳトランジスタＱ４が導通し始め、Ｎ
ＰＮバイポーラトランジスタＱ６にベース電流を供給す
る。トーテムポール出力に用いられるＮＰＮ型のバイポ
ーラトンラジスタは、これらトランジスタが完全にオン
状態にされた場合に深い飽和状態にならないようにする
ためにショットキー型とされる。トランジスタＱ６のベ
ースに供給される電流は電流増幅率（β）が乗じられ、
負荷に約２．２ボルトを与える。一方、ＣＭＯＳ駆動回
路１３のＰＭＯＳトランジスタＱ１がターン・オンし、
最終的に負荷へＶCC（この場合３ボルト）を与える。
【００１２】この図１の３ボルト回路には、スイッチン
グ時間を早くするためにＮＰＮ型のバイポーラトンラジ
スタＱ６のベースに充分大きな電流を供給する必要があ
り、このためにＰＭＯＳトランジスタＱ４を極めて大型
にする必要があるという欠点がある。この場合駆動回路
に大きな負担が課せられ、この駆動回路は、ＰＭＯＳト
ランジスタＱ４のゲートにおける通常の高電圧を消滅さ
せる必要のある電流を生じるようにする必要がある。こ
の負担は、回路設計に数個の利得段を加えて必要電流を
生じるようにすることにより解決されている。
グ時間を早くするためにＮＰＮ型のバイポーラトンラジ
スタＱ６のベースに充分大きな電流を供給する必要があ
り、このためにＰＭＯＳトランジスタＱ４を極めて大型
にする必要があるという欠点がある。この場合駆動回路
に大きな負担が課せられ、この駆動回路は、ＰＭＯＳト
ランジスタＱ４のゲートにおける通常の高電圧を消滅さ
せる必要のある電流を生じるようにする必要がある。こ
の負担は、回路設計に数個の利得段を加えて必要電流を
生じるようにすることにより解決されている。
【００１３】…従来の標準５ボルトＢＩＣＭＯＳ出力回
路… 図２は、図１のものと同様に機能する標準５ボルトＢＩ
ＣＭＯＳ出力回路２０を示し、この場合、入力端子Ｄ′
における高−低遷移時にプルアップインバータ回路２１
のＰＭＯＳトランジスタＱ８がターン・オンする。これ
によりＮＰＮ型バイポーラトランジスタＱ１０をターン
・オンさせ、このトランジスタＱ１０によりＮＰＮ型出
力バイポーラトランジスタＱ６に対するベース駆動電流
を増倍させる。その結果、より大きな電流が負荷に得ら
れ、これによりスイッチング速度を一層速くする。５ボ
ルト出力回路を得るためには入力側にＮＭＯＳトランジ
スタＱ２のみを必要とする。ＣＭＯＳインバータ回路２
１とＮＰＮ型バイポーラトランジスタＱ１０との組合せ
は前述したように定義した準相補キッカー回路を表わす
ことに注意すべきである。
路… 図２は、図１のものと同様に機能する標準５ボルトＢＩ
ＣＭＯＳ出力回路２０を示し、この場合、入力端子Ｄ′
における高−低遷移時にプルアップインバータ回路２１
のＰＭＯＳトランジスタＱ８がターン・オンする。これ
によりＮＰＮ型バイポーラトランジスタＱ１０をターン
・オンさせ、このトランジスタＱ１０によりＮＰＮ型出
力バイポーラトランジスタＱ６に対するベース駆動電流
を増倍させる。その結果、より大きな電流が負荷に得ら
れ、これによりスイッチング速度を一層速くする。５ボ
ルト出力回路を得るためには入力側にＮＭＯＳトランジ
スタＱ２のみを必要とする。ＣＭＯＳインバータ回路２
１とＮＰＮ型バイポーラトランジスタＱ１０との組合せ
は前述したように定義した準相補キッカー回路を表わす
ことに注意すべきである。
【００１４】しかし、この場合、図２の５ボルト回路を
３ボルトの設定に用いた場合、出力には１．５ボルトま
でしか与えられないという欠点がある。この１．５ボル
トのレベルは所望のしきい値範囲の中間にあるものであ
り、従って許容しえない。
３ボルトの設定に用いた場合、出力には１．５ボルトま
でしか与えられないという欠点がある。この１．５ボル
トのレベルは所望のしきい値範囲の中間にあるものであ
り、従って許容しえない。
【００１５】
【実施例】…本発明による３ボルトＢＩＣＭＯＳ出力回
路… 図３は、前述した欠点を回避した本発明による出力回路
の一例を示す。この回路は、図１の回路の上側のプルア
ップ部３４及び下側のプルダウン部３５の双方に準相補
キッカー回路を加えることにより得られる。これらの準
相補キッカー回路を図３では２１及びＱ１０と３１とで
それぞれ表わしてある。これらの準相補キッカー回路は
ＣＭＯＳインバータ回路２１，３１をそれぞれ有し、こ
れらのインバータ回路の出力がＮＰＮ型バイポーラトラ
ンジスタＱ１０，Ｑ１３のベースをそれぞれ駆動する。
トランジスタＱ１０，Ｑ１３の出力端はＮＰＮバイポー
ラ出力トランジスタＱ６，Ｑ７のベースにそれぞれ接続
され、これらのベースを駆動する。
路… 図３は、前述した欠点を回避した本発明による出力回路
の一例を示す。この回路は、図１の回路の上側のプルア
ップ部３４及び下側のプルダウン部３５の双方に準相補
キッカー回路を加えることにより得られる。これらの準
相補キッカー回路を図３では２１及びＱ１０と３１とで
それぞれ表わしてある。これらの準相補キッカー回路は
ＣＭＯＳインバータ回路２１，３１をそれぞれ有し、こ
れらのインバータ回路の出力がＮＰＮ型バイポーラトラ
ンジスタＱ１０，Ｑ１３のベースをそれぞれ駆動する。
トランジスタＱ１０，Ｑ１３の出力端はＮＰＮバイポー
ラ出力トランジスタＱ６，Ｑ７のベースにそれぞれ接続
され、これらのベースを駆動する。
【００１６】この図３の回路は以下の通りに動作する。
前述したように高−低信号遷移が入力端子Ｄ′に与えら
れると、ＰＭＯＳトランジスタＱ４がターン・オンし、
駆動電流をＮＰＮ型バイポーラ出力トランジスタＱ６の
ベースに供給する。一方、ＰＭＯＳトランジスタＱ８も
ターン・オンし、ベース駆動電流をＮＰＮ型バイポーラ
トランジスタＱ１０に供給する。このベース駆動電流に
トランジスタの電流増幅率（β）が乗じられることによ
り、トランジスタＱ６のベースに高電流の追加の“キッ
ク”を与え、出力負荷をＶCCに急速にプルアップさせ
る。インバータ回路１３のＰＭＯＳトランジスタＱ１が
ターン・オンすると、出力はＶCCに保持される。準相補
キッカー回路Ｑ８，Ｑ９及びＱ１０を図３の回路に加え
ることにより、駆動トランジスタＱ８，Ｑ４，Ｑ９及び
Ｑ５の寸法を図１の回路におけるトランジスタＱ４及び
Ｑ５の組合せよりも可成り小さくしうる。装置が小型と
なることにより実際に装置に使用する面積を節約でき、
歩どまりを改善しうること明らかである。トランジスタ
Ｑ１０の電流増幅率の為に、図３におけるトランジスタ
Ｑ８はトランジスタＱ６のベースに対しより大型の駆動
装置として作用する。これによりトランジスタＱ６のベ
ースに２．２ボルトを迅速に与え、次にトランジスタＱ
４が最終的にこのベースに３．０ボルトを与える。次
に、ＰＭＯＳトランジスタＱ１がターン・オンし、出力
端子にＶCC、すなわち３．０ボルトを与える。
前述したように高−低信号遷移が入力端子Ｄ′に与えら
れると、ＰＭＯＳトランジスタＱ４がターン・オンし、
駆動電流をＮＰＮ型バイポーラ出力トランジスタＱ６の
ベースに供給する。一方、ＰＭＯＳトランジスタＱ８も
ターン・オンし、ベース駆動電流をＮＰＮ型バイポーラ
トランジスタＱ１０に供給する。このベース駆動電流に
トランジスタの電流増幅率（β）が乗じられることによ
り、トランジスタＱ６のベースに高電流の追加の“キッ
ク”を与え、出力負荷をＶCCに急速にプルアップさせ
る。インバータ回路１３のＰＭＯＳトランジスタＱ１が
ターン・オンすると、出力はＶCCに保持される。準相補
キッカー回路Ｑ８，Ｑ９及びＱ１０を図３の回路に加え
ることにより、駆動トランジスタＱ８，Ｑ４，Ｑ９及び
Ｑ５の寸法を図１の回路におけるトランジスタＱ４及び
Ｑ５の組合せよりも可成り小さくしうる。装置が小型と
なることにより実際に装置に使用する面積を節約でき、
歩どまりを改善しうること明らかである。トランジスタ
Ｑ１０の電流増幅率の為に、図３におけるトランジスタ
Ｑ８はトランジスタＱ６のベースに対しより大型の駆動
装置として作用する。これによりトランジスタＱ６のベ
ースに２．２ボルトを迅速に与え、次にトランジスタＱ
４が最終的にこのベースに３．０ボルトを与える。次
に、ＰＭＯＳトランジスタＱ１がターン・オンし、出力
端子にＶCC、すなわち３．０ボルトを与える。
【００１７】入力端子Ｄ′において低−高信号遷移が生
じ、出力端子を高レベルから低レベルに駆動して負荷か
ら電圧を排除する場合には、本発明の回路は極めて有効
であり、驚いたことに駆動電流が少なくて足り、しかも
５ボルトの対応回路よりも高速に動作するということを
確かめた。図１の既知の３ボルト出力回路では、ＰＭＯ
ＳトランジスタＱ３のゲートが低レベルとなり、このト
ランジスタＱ３が導通してＮＰＮ型バイポーラトランジ
スタＱ７のベースに電圧を与える。図２の５ボルト出力
回路では、ＮＭＯＳトランジスタＱ３２のゲートが高レ
ベルとなり、トランジスタＱ７のベースに電流を供給す
る。３ボルト出力回路では通常プルダウン部分に対し図
２の構造を用いない。その理由は、トランジスタＱ３２
及びＱ７のしきい値の積重ね効果が低電圧で得られる駆
動電流を制限する傾向にある為である。本発明による図
３の回路では、準相補キッカー回路をプルダウン部分に
加えることにより、バイポーラトランジスタの電流増倍
効果が出力回路のベースの駆動時間を早める。従って、
ＰＭＯＳトランジスタＱ１１のゲートが低レベルになる
と、ＮＰＮ型バイポーラトランジスタＱ１３のベースに
供給される電流が電流増幅率（β）倍にされ、ＮＰＮ型
バイポーラ出力トランジスタＱ７のベースに供給され
る。これにより負荷から極めて大きな電流を排出して迅
速なるプルダウンを達成する。負荷電圧が降下すると、
バイポーラトランジスタが遮断され、ＣＭＯＳ出力トラ
ンジスタＱ１が最終的に、次の高−低信号遷移中にター
ン・オンして負荷を駆動しうるようになる。
じ、出力端子を高レベルから低レベルに駆動して負荷か
ら電圧を排除する場合には、本発明の回路は極めて有効
であり、驚いたことに駆動電流が少なくて足り、しかも
５ボルトの対応回路よりも高速に動作するということを
確かめた。図１の既知の３ボルト出力回路では、ＰＭＯ
ＳトランジスタＱ３のゲートが低レベルとなり、このト
ランジスタＱ３が導通してＮＰＮ型バイポーラトランジ
スタＱ７のベースに電圧を与える。図２の５ボルト出力
回路では、ＮＭＯＳトランジスタＱ３２のゲートが高レ
ベルとなり、トランジスタＱ７のベースに電流を供給す
る。３ボルト出力回路では通常プルダウン部分に対し図
２の構造を用いない。その理由は、トランジスタＱ３２
及びＱ７のしきい値の積重ね効果が低電圧で得られる駆
動電流を制限する傾向にある為である。本発明による図
３の回路では、準相補キッカー回路をプルダウン部分に
加えることにより、バイポーラトランジスタの電流増倍
効果が出力回路のベースの駆動時間を早める。従って、
ＰＭＯＳトランジスタＱ１１のゲートが低レベルになる
と、ＮＰＮ型バイポーラトランジスタＱ１３のベースに
供給される電流が電流増幅率（β）倍にされ、ＮＰＮ型
バイポーラ出力トランジスタＱ７のベースに供給され
る。これにより負荷から極めて大きな電流を排出して迅
速なるプルダウンを達成する。負荷電圧が降下すると、
バイポーラトランジスタが遮断され、ＣＭＯＳ出力トラ
ンジスタＱ１が最終的に、次の高−低信号遷移中にター
ン・オンして負荷を駆動しうるようになる。
【００１８】本発明の主な利点は、５ボルトの装置に比
べ駆動電流が少なくて足り、高速動作する低電圧（２．
７〜３．６ボルト）、例えば３ボルトの出力セルを設計
しうるということである。本発明は上述した実施例に限
定されず、幾多の変更を加えうること勿論である。
べ駆動電流が少なくて足り、高速動作する低電圧（２．
７〜３．６ボルト）、例えば３ボルトの出力セルを設計
しうるということである。本発明は上述した実施例に限
定されず、幾多の変更を加えうること勿論である。
【図１】従来の代表的な標準３ボルトＢＩＣＭＯＳ出力
回路を示す回路図である。
回路を示す回路図である。
【図２】従来の代表的な標準５ボルトＢＩＣＭＯＳ出力
回路を示す回路図である。
回路を示す回路図である。
【図３】本発明による出力回路の一例を示す回路図であ
る。
る。
１０ ＢＩＣＭＯＳ出力回路 １１，１２ インバータ １３，１４，１５，２１，３１ ＣＭＯＳインバータ
（駆動）回路 ３４ プルアップ部 ３５ プルダウン部
（駆動）回路 ３４ プルアップ部 ３５ プルダウン部
Claims (6)
- 【請求項１】 ＢＩＣＭＯＳ出力回路を具える電子装置
であって、この出力回路が、入力端子（Ｄ′）と、出力
端子（Ｑ）と、これら入力端子及び出力端子間に接続さ
れた第１ＣＭＯＳ論理ゲート手段（１３）と、前記出力
端子を介して相互接続されたプルアップバイポーラトラ
ンジスタ装置（Ｑ６）及びプルダウンバイポーラトラン
ジスタ装置（Ｑ７）と、前記入力端子及び前記プルアッ
プバイポーラトランジスタ装置の制御ノード間に接続さ
れたプルアップ制御手段（Ｑ４，Ｑ５，２１，Ｑ１０）
と、前記入力端子及び前記プルダウンバイポーラトラン
ジスタ装置の制御ノード間に接続されたプルダウン制御
手段（Ｑ３，Ｑ４′，３１，Ｑ１３）とを有しており、
前記プルアップ制御手段は前記入力端子及び前記プルア
ップバイポーラトランジスタ装置の制御ノード間に第２
ＣＭＯＳ論理ゲート手段（１５）を有し、前記プルダウ
ン制御手段は前記入力端子及び前記プルダウンバイポー
ラトランジスタ装置の制御ノード間に第３ＣＭＯＳ論理
ゲート手段（１４）を有している電子装置において、 前記プルアップ制御手段が更に、キッカーバイポーラト
ランジスタ（Ｑ１０）を具え、このキッカーバイポーラ
トランジスタの主電流通路が前記プルアップバイポーラ
トランジスタ装置の制御ノードに接続され、このキッカ
ーバイポーラトランジスタのベース電極が、前記プルア
ップバイポーラトランジスタ装置を前記第２ＣＭＯＳ論
理ゲート手段と並列に制御するために前記入力端子に結
合されていることを特徴とする電子装置。 - 【請求項２】 請求項１に記載の電子装置において、前
記プルダウン制御手段が更に他のキッカーバイポーラト
ランジスタ（Ｑ１３）を具え、このキッカーバイポーラ
トランジスタの主電流通路が前記プルダウンバイポーラ
トランジスタ装置の制御ノードに接続され、このキッカ
ーバイポーラトランジスタのベース電極が、前記プルダ
ウンバイポーラトランジスタ装置を前記第３ＣＭＯＳ論
理ゲート手段と並列に制御するために前記入力端子に結
合されていることを特徴とする電子装置。 - 【請求項３】 請求項１又は２に記載の電子装置におい
て、前記入力端子が他のＣＭＯＳ論理ゲート手段（２
１；３１）をそれぞれ経て前記キッカーバイポーラトラ
ンジスタのそれぞれのベース電極に接続されていること
を特徴とする電子装置。 - 【請求項４】 請求項１又は２に記載の電子装置におい
て、前記ＣＭＯＳ論理ゲート手段の各々がＣＭＯＳイン
バータをそれぞれ有していることを特徴とする電子装
置。 - 【請求項５】 請求項３に記載の電子装置において、前
記他のＣＭＯＳ論理ゲート手段の各々がＣＭＯＳインバ
ータをそれぞれ有していることを特徴とする電子装置。 - 【請求項６】 請求項１又は２に記載の電子装置におい
て、この電子回路が５ボルトよりも可成り低い電源電圧
で機能的に動作するのに適していることを特徴とする電
子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9067393A | 1993-06-02 | 1993-06-02 | |
| US08/090673 | 1993-06-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758626A true JPH0758626A (ja) | 1995-03-03 |
Family
ID=22223787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6118086A Pending JPH0758626A (ja) | 1993-06-02 | 1994-05-31 | Ｂｉｃｍｏｓ出力回路を具える電子装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0629047A3 (ja) |
| JP (1) | JPH0758626A (ja) |
| KR (1) | KR950002228A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100712A (en) * | 1997-12-17 | 2000-08-08 | Philips Electronics North America Corporation | Output driver circuit with jump start for current sink on demand |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
| FR2638916B1 (fr) * | 1988-11-08 | 1994-04-01 | Bull Sa | Amplificateur binaire integre et circuit integre l'incorporant |
| JP2820980B2 (ja) * | 1989-11-02 | 1998-11-05 | 富士通株式会社 | 論理回路 |
-
1994
- 1994-05-26 EP EP94201490A patent/EP0629047A3/en not_active Withdrawn
- 1994-05-31 JP JP6118086A patent/JPH0758626A/ja active Pending
- 1994-06-01 KR KR1019940012248A patent/KR950002228A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0629047A3 (en) | 1995-03-29 |
| KR950002228A (ko) | 1995-01-04 |
| EP0629047A2 (en) | 1994-12-14 |
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