JPH0243207B2 - - Google Patents
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- JPH0243207B2 JPH0243207B2 JP54023763A JP2376379A JPH0243207B2 JP H0243207 B2 JPH0243207 B2 JP H0243207B2 JP 54023763 A JP54023763 A JP 54023763A JP 2376379 A JP2376379 A JP 2376379A JP H0243207 B2 JPH0243207 B2 JP H0243207B2
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- JP
- Japan
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- voltage
- processing
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- power
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- Expired - Lifetime
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
【発明の詳細な説明】
本発明はＮチヤネル（又は、Ｐチヤネル）絶縁
ゲート電界効果トランジスタ（以下IGFETとい
う）により構成される中央処理装置（以下、
CPUという）と相補型絶縁ゲート電界効果トラ
ンジスタ（以下、CMOSという）で構成される
情報保持部（ROM、RAM等のメモリ及びレジ
スタ等）とを１チツプ内に有する半導体集積回路
構成の情報処理装置に関する。
ゲート電界効果トランジスタ（以下IGFETとい
う）により構成される中央処理装置（以下、
CPUという）と相補型絶縁ゲート電界効果トラ
ンジスタ（以下、CMOSという）で構成される
情報保持部（ROM、RAM等のメモリ及びレジ
スタ等）とを１チツプ内に有する半導体集積回路
構成の情報処理装置に関する。
従来、第１図に示すように半導体集積回路で１
チツプ上に形成された情報処理装置１において、
主電源のしや断時に必要データを保持しておくた
め電力バツクアツプを目的としてチツプ内の
RAM部（情報保持部）２が他の演算処理部、制
御部あるいは周辺回路部等を含む処理部３と同じ
導電型のIGFETで構成され、その電源ラインが
他の処理部３と区別され入力されVCC、VDD電源
を有する所謂２電源入力となつているものが知ら
れているが、この構成は消費電力の増大と電源入
力端子数の増加という欠点を持たらしていた。そ
こでRAM部２をCMOS回路で構成し、CMOSの
特徴である低消費電力特性を生かして、電力消費
の低減をはかる方式も考えられているが、
CMOS回路の動作速度が比較的遅いという欠点
があり、メモリからデータを読み出したりあるい
は書き込んだりする速度が遅いためCPUの処理
速度が制限され高速処理を期待することができな
かつた。
チツプ上に形成された情報処理装置１において、
主電源のしや断時に必要データを保持しておくた
め電力バツクアツプを目的としてチツプ内の
RAM部（情報保持部）２が他の演算処理部、制
御部あるいは周辺回路部等を含む処理部３と同じ
導電型のIGFETで構成され、その電源ラインが
他の処理部３と区別され入力されVCC、VDD電源
を有する所謂２電源入力となつているものが知ら
れているが、この構成は消費電力の増大と電源入
力端子数の増加という欠点を持たらしていた。そ
こでRAM部２をCMOS回路で構成し、CMOSの
特徴である低消費電力特性を生かして、電力消費
の低減をはかる方式も考えられているが、
CMOS回路の動作速度が比較的遅いという欠点
があり、メモリからデータを読み出したりあるい
は書き込んだりする速度が遅いためCPUの処理
速度が制限され高速処理を期待することができな
かつた。
ところで、CMOS構造のRAMの特性として、
動作速度と電源電圧との間に第２図に示す関係が
あることが知られている。すなわち、電源電圧
VDDを上げる事により、動作速度が蓄しく向上す
る傾向にあることである。例えば動作電圧5Vの
時、CMOSRAMのデータ転送時間は150〜200μs
であるが、電圧7Vでは約100μsになる。
動作速度と電源電圧との間に第２図に示す関係が
あることが知られている。すなわち、電源電圧
VDDを上げる事により、動作速度が蓄しく向上す
る傾向にあることである。例えば動作電圧5Vの
時、CMOSRAMのデータ転送時間は150〜200μs
であるが、電圧7Vでは約100μsになる。
本発明は、上記欠点に鑑みなされたもので、そ
の目的は装置の処理速度を向上せしめることであ
る。
の目的は装置の処理速度を向上せしめることであ
る。
本発明の情報処理装置は、処理部と、CMOS
構造を含む記憶部とを同一チツプ内に有し、電源
印加端子と処理部との間に電源遮断装置を設け、
電源印加端子と記憶部との間に電圧昇圧装置を設
け、処理部と記憶部との間にレベルシフト回路を
設け、記憶部に対しては電圧昇圧装置によつて昇
圧された電圧を印加し、記憶部の情報がバツクア
ツプされる時には電源遮断装置を閉じて処理部と
電源印加端子とを電気的に分離して記憶部にバツ
クアツプ電圧を印加することを特徴とする。
構造を含む記憶部とを同一チツプ内に有し、電源
印加端子と処理部との間に電源遮断装置を設け、
電源印加端子と記憶部との間に電圧昇圧装置を設
け、処理部と記憶部との間にレベルシフト回路を
設け、記憶部に対しては電圧昇圧装置によつて昇
圧された電圧を印加し、記憶部の情報がバツクア
ツプされる時には電源遮断装置を閉じて処理部と
電源印加端子とを電気的に分離して記憶部にバツ
クアツプ電圧を印加することを特徴とする。
以下に本発明の一実施例を図面を用いて説明す
る。
る。
第３図は本発明の一実施例を示す情報処理装置
のブロツク図である。
のブロツク図である。
１チツプ情報処理装置１０のRAM部１１及び
レジスタ部１２はCMOS構造で構成され、デー
タ保持部として動作し、この部分への供給電圧を
VDDとする。一方、演算処理部、制御部、周辺回
路部等を含む処理部１３はＮチヤネルIGFET（又
はＰチヤネルIGFET）で構成され供給電圧VCCが
加えられる。この電圧VCCは外部からの供給電圧
であり、RAM部１１、レジスタ部１２へ加えら
れる電圧VDDは昇圧装置１５によりVCCを昇圧し
た電圧であり、装置内ではVDD＞VCCなる関係を
有する。この昇圧装置１５としては、既に出願人
が特願昭52−21235号として出願した集積可能な
公知の装置でよい。更に、電源入力段と処理部１
３との間にはしや断装置１６が設けられており、
これは外部供給電圧VCCが電源断となつた際、処
理部１３とVCC電源の入力通路とを絶縁するもの
であり、外部からバツクアツプ電圧が装置に入力
された場合に、このバツクアツプ電圧が処理部１
３へ供給されることにより電力消費量が増大する
のを防ぎ、低電力で情報保持部のみのバツクアツ
プを行なうものである。すなわち、電源投入によ
る通電時には電圧VCCで動作し、しや断の際はバ
ツクアツプ電源からの電圧で、周辺回路は切り離
されて、データ保持部（RAM１１、レジスタ１
２）のみが低電力でバツクアツプされる。
レジスタ部１２はCMOS構造で構成され、デー
タ保持部として動作し、この部分への供給電圧を
VDDとする。一方、演算処理部、制御部、周辺回
路部等を含む処理部１３はＮチヤネルIGFET（又
はＰチヤネルIGFET）で構成され供給電圧VCCが
加えられる。この電圧VCCは外部からの供給電圧
であり、RAM部１１、レジスタ部１２へ加えら
れる電圧VDDは昇圧装置１５によりVCCを昇圧し
た電圧であり、装置内ではVDD＞VCCなる関係を
有する。この昇圧装置１５としては、既に出願人
が特願昭52−21235号として出願した集積可能な
公知の装置でよい。更に、電源入力段と処理部１
３との間にはしや断装置１６が設けられており、
これは外部供給電圧VCCが電源断となつた際、処
理部１３とVCC電源の入力通路とを絶縁するもの
であり、外部からバツクアツプ電圧が装置に入力
された場合に、このバツクアツプ電圧が処理部１
３へ供給されることにより電力消費量が増大する
のを防ぎ、低電力で情報保持部のみのバツクアツ
プを行なうものである。すなわち、電源投入によ
る通電時には電圧VCCで動作し、しや断の際はバ
ツクアツプ電源からの電圧で、周辺回路は切り離
されて、データ保持部（RAM１１、レジスタ１
２）のみが低電力でバツクアツプされる。
一方、通常の動作時に処理部１３がレジスタ部
１２あるいはRAM部１１とデータの転送を行な
う時は、処理部１３から入力されるデータの電圧
値をVCCレベルからVDDレベルに補正する必要が
あるが、これはCMOS増幅回路を所望の段数縦
続接続させたレベルシフタ回路１４を設けること
により達成できる。
１２あるいはRAM部１１とデータの転送を行な
う時は、処理部１３から入力されるデータの電圧
値をVCCレベルからVDDレベルに補正する必要が
あるが、これはCMOS増幅回路を所望の段数縦
続接続させたレベルシフタ回路１４を設けること
により達成できる。
以上のごとく、本発明によれば、データ保持部
を構成するCMOS回路へは高電圧を供給するこ
とにより動作の高速化が計られると共に、電源断
時には、低消費電力のバツクアツプ動作が可能な
うえ、CMOS構造のデータ保持部は高電圧動作
になるため特に雑音余裕度が高くなり、外部残音
に対しても安定したデータ保持が得られる。更に
内部に昇圧装置を設ける事により外部からの供給
電圧はVCCのみでよく、電源端子数を減少するこ
ともでき、本発明は１チツプ情報処理装置に適用
した場合、特に有効である。
を構成するCMOS回路へは高電圧を供給するこ
とにより動作の高速化が計られると共に、電源断
時には、低消費電力のバツクアツプ動作が可能な
うえ、CMOS構造のデータ保持部は高電圧動作
になるため特に雑音余裕度が高くなり、外部残音
に対しても安定したデータ保持が得られる。更に
内部に昇圧装置を設ける事により外部からの供給
電圧はVCCのみでよく、電源端子数を減少するこ
ともでき、本発明は１チツプ情報処理装置に適用
した場合、特に有効である。
第１図は従来の情報処理装置を示すブロツク図
で、第２図はRAMの動作速度と電圧との関係を
示す特性図で、第３図は本発明の一実施例を示す
ブロツク図である。 １，１０……１チツプ情報処理装置、２，１１
……RAM部、３，１３……処理部、１２……レ
ジスタ部、１４……レベルシフタ回路、１５……
昇圧装置、１６……しや断装置。
で、第２図はRAMの動作速度と電圧との関係を
示す特性図で、第３図は本発明の一実施例を示す
ブロツク図である。 １，１０……１チツプ情報処理装置、２，１１
……RAM部、３，１３……処理部、１２……レ
ジスタ部、１４……レベルシフタ回路、１５……
昇圧装置、１６……しや断装置。
Claims (1)
- １ 処理部と、CMOS構造を含む記憶部とを同
一チツプ内に有する情報処理装置において、電源
印加端子と前記処理部との間に電源遮断装置を設
け、前記電源印加端子と前記記憶部との間に電圧
昇圧装置を設け、前記処理部と前記記憶部との間
にレベルシフト回路を設け、前記記憶部に対して
は前記電圧昇圧装置によつて昇圧された電圧を印
加し、該記憶部の情報がバツクアツプされる時に
は前記電源遮断装置を閉じて前記処理部と前記電
源印加端子とを電気的に分離して前記記憶部にバ
ツクアツプ電圧を印加することを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2376379A JPS55116117A (en) | 1979-03-01 | 1979-03-01 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2376379A JPS55116117A (en) | 1979-03-01 | 1979-03-01 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55116117A JPS55116117A (en) | 1980-09-06 |
| JPH0243207B2 true JPH0243207B2 (ja) | 1990-09-27 |
Family
ID=12119370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2376379A Granted JPS55116117A (en) | 1979-03-01 | 1979-03-01 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55116117A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839110A (ja) * | 1981-09-01 | 1983-03-07 | Toshiba Corp | バンドパスフイルタ |
| JPS5839109A (ja) * | 1981-09-01 | 1983-03-07 | Toshiba Corp | 低域通過フィルタ |
| WO1996038914A1 (fr) * | 1995-06-02 | 1996-12-05 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteurs et processeur de signaux |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271127A (en) * | 1975-12-11 | 1977-06-14 | Toshiba Corp | Pull up circuit |
-
1979
- 1979-03-01 JP JP2376379A patent/JPS55116117A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271127A (en) * | 1975-12-11 | 1977-06-14 | Toshiba Corp | Pull up circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55116117A (en) | 1980-09-06 |
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