JPS5839110A - バンドパスフイルタ - Google Patents
バンドパスフイルタInfo
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- JPS5839110A JPS5839110A JP13723581A JP13723581A JPS5839110A JP S5839110 A JPS5839110 A JP S5839110A JP 13723581 A JP13723581 A JP 13723581A JP 13723581 A JP13723581 A JP 13723581A JP S5839110 A JPS5839110 A JP S5839110A
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- Japan
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- circuit
- operational amplifier
- capacitor
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- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、スイッチドキャ/臂シタ積分・で構成され
例えば電子フィルタ、音声認識回路。
例えば電子フィルタ、音声認識回路。
音声合成回路等に用いられるバンドパス フィルタに関
する。
する。
第1図はスイッチドキャI4シタ回路の基本回路、第2
図はその等価回路を示す・第1図において、切換スイッ
チ8の第1接点龜は入力端子11に、また第2接点すは
出力端子12に、また共通接続点Cはキャノ臂シタC,
を介して接地端にそれぞれ接続されている。上記入力端
子11、出力端子11111Cは対接地電位Vi 、
v、が加えられ、前記スイッチ8は1秒間にf1回切シ
換えられる。いま、第1図(、)に示すようにスイッチ
Sが入力端子11@に接続されたとき、キャノ4シタC
1に充電される電荷9重は「Q 、 e= c、・Vt
J となる―次に第1開缶)に示すようにスイッチS
が出力亀子12@に接続されると、キャパシタC。
図はその等価回路を示す・第1図において、切換スイッ
チ8の第1接点龜は入力端子11に、また第2接点すは
出力端子12に、また共通接続点Cはキャノ臂シタC,
を介して接地端にそれぞれ接続されている。上記入力端
子11、出力端子11111Cは対接地電位Vi 、
v、が加えられ、前記スイッチ8は1秒間にf1回切シ
換えられる。いま、第1図(、)に示すようにスイッチ
Sが入力端子11@に接続されたとき、キャノ4シタC
1に充電される電荷9重は「Q 、 e= c、・Vt
J となる―次に第1開缶)に示すようにスイッチS
が出力亀子12@に接続されると、キャパシタC。
の電荷Q3はrQ*−CsVoJとなる・従りて・スイ
ッチ8が入力端子11側から出カ端子12@4ヘ切シ換
わる一連の動作によシ、入力端子IJから出力端子12
へIQの電荷が移動したと考えられる。
ッチ8が入力端子11側から出カ端子12@4ヘ切シ換
わる一連の動作によシ、入力端子IJから出力端子12
へIQの電荷が移動したと考えられる。
Δ Q = Qt −Qs −Cs(Vi−W
e) ・・・(1)スイVチSは毎秒
f1回切シ換わるので、入力端子11から出力端子12
への平均電流lとして、1−ノQ−/5−Cs(Vi−
Vo)/s ”(2)が流れることになる。
e) ・・・(1)スイVチSは毎秒
f1回切シ換わるので、入力端子11から出力端子12
への平均電流lとして、1−ノQ−/5−Cs(Vi−
Vo)/s ”(2)が流れることになる。
スイッチSの切換え周波数へが電圧Vl 、 v。
の周波数よシ充分大きければ、電流lはVi、V。
の瞬時値で定まる電流に等しくなシ、第1図の回路は第
2図に示すように入力端子11、出力電子12関に抵抗
Rが接続された回路と等価になる。ζこで、 である。
2図に示すように入力端子11、出力電子12関に抵抗
Rが接続された回路と等価になる。ζこで、 である。
すなわち、上記のようにキャノ9シタC1を刈。
チンダすることによシ等価的に抵抗as得ることがスイ
ッチドキャパシタ回路であシ、この等価抵抗を使って積
分器を構成したものがスイッチドキャノ臂シタ積分器で
ある。
ッチドキャパシタ回路であシ、この等価抵抗を使って積
分器を構成したものがスイッチドキャノ臂シタ積分器で
ある。
第3因は演算増幅器J1を使ったミラー積分器を示して
お)、この入出力特性が次式で4見られることは良く知
られている。
お)、この入出力特性が次式で4見られることは良く知
られている。
vl:入力電圧
vo:出力電圧
R懸:入力端子11と演算増幅器S10反転入力端(ハ
)との間に接続された入力抵抗C1:演算増幅器31の
出力吻と反転入力端(ハ)との間に接続されたキャパシ
タ なお、・第3図中VDD e vamは電源であシー゛
演算増幅−81の非反転入力端(ト)は接地されている
。
)との間に接続された入力抵抗C1:演算増幅器31の
出力吻と反転入力端(ハ)との間に接続されたキャパシ
タ なお、・第3図中VDD e vamは電源であシー゛
演算増幅−81の非反転入力端(ト)は接地されている
。
第41は第3図の抵抗R1の代わシにスイッチドキャパ
シタ回路41を用−て構成されたミド積分器1を示して
おシ、入出力特性は曲成(4)の−に曲成(3)の・R
を代入したものとなる。
シタ回路41を用−て構成されたミド積分器1を示して
おシ、入出力特性は曲成(4)の−に曲成(3)の・R
を代入したものとなる。
V・ /s
7.8.。r/Cm ) ”” ”つま〕
第4図のミラー積分器は、入出力特性がキャー臂シタC
IとCf O容量比およびスイッチ8の切換周波数fm
o関数、勢に周波数への一次式となうている。このため
、周波数/l K比例して積分時定数を変化させ得るこ
とを示しておシ、#E4図のきツー積分器をフィルタの
構成単位として用いればフィルタリング周波数を切換周
波数f、に比倒して変えることが可能となる・一方、第
5図および第6図はそれぞれ第4図と等価なミラー積分
器を示してお9、スイ、チドキャ/豐シタ回路50およ
び60は、2個の切換スイッチ81 * s、によ〕中
ヤ/臂シタC1の両端を同時に切換えるように構成され
ている。すなわち、第1の切換スイッチSlo第1接点
a1が入力端子11に、また第2の切換スイッチS3の
第1φ接点a3が演算増幅器310反転入力端OK接続
され、上記スイッチ81 m fkの第1!接点b1
e b*は一括されて基準電源Vrsf C本例では接
地電位)に接続されている。
第4図のミラー積分器は、入出力特性がキャー臂シタC
IとCf O容量比およびスイッチ8の切換周波数fm
o関数、勢に周波数への一次式となうている。このため
、周波数/l K比例して積分時定数を変化させ得るこ
とを示しておシ、#E4図のきツー積分器をフィルタの
構成単位として用いればフィルタリング周波数を切換周
波数f、に比倒して変えることが可能となる・一方、第
5図および第6図はそれぞれ第4図と等価なミラー積分
器を示してお9、スイ、チドキャ/豐シタ回路50およ
び60は、2個の切換スイッチ81 * s、によ〕中
ヤ/臂シタC1の両端を同時に切換えるように構成され
ている。すなわち、第1の切換スイッチSlo第1接点
a1が入力端子11に、また第2の切換スイッチS3の
第1φ接点a3が演算増幅器310反転入力端OK接続
され、上記スイッチ81 m fkの第1!接点b1
e b*は一括されて基準電源Vrsf C本例では接
地電位)に接続されている。
第5図(a)、伽)紘それぞれ、スイッチド命中/4シ
タ回路を等制約に正の抵抗値を有する抵抗として用いた
ものである。いま、第5開−)に示すように切換えスイ
ッチst e asがそれぞし籐2接点b1e b=儒
に接続されているとき、キャパシタC−の電荷は放電さ
れ零になうて―る・次に、館5開缶)k示すように切換
スイ、?81 。
タ回路を等制約に正の抵抗値を有する抵抗として用いた
ものである。いま、第5開−)に示すように切換えスイ
ッチst e asがそれぞし籐2接点b1e b=儒
に接続されているとき、キャパシタC−の電荷は放電さ
れ零になうて―る・次に、館5開缶)k示すように切換
スイ、?81 。
B3がそれぞれ第1接点&凰−Is IIIK!l続さ
れると、キャパシタCsKは次式のような電荷Qがチャ
ージされ本。
れると、キャパシタCsKは次式のような電荷Qがチャ
ージされ本。
Q ” C,”(VI −Vi )
−(6)vl:入力端子11の電圧 vi:演算増幅器JJの反転入力端(−)の電圧したが
うて、このときのキヤ・パシタC,の平均電流1紘、切
換7スイfチ81e81のスイッチング周波数をf、と
すると i = qm (Vt −Vl ) fm
−(7)とな−リ、第1接点”
l’e襲g間の尋価抵抗Rはとなシ、曲成(3)と同様
になる。
−(6)vl:入力端子11の電圧 vi:演算増幅器JJの反転入力端(−)の電圧したが
うて、このときのキヤ・パシタC,の平均電流1紘、切
換7スイfチ81e81のスイッチング周波数をf、と
すると i = qm (Vt −Vl ) fm
−(7)とな−リ、第1接点”
l’e襲g間の尋価抵抗Rはとなシ、曲成(3)と同様
になる。
第6図(a) 、 (b)はそれぞれスイ、チドキャパ
シタ回路を等制約に負性抵抗として用いたもので、いま
、第6図(、)に示すように切換スイv f S t
*8sがそれぞれal、blliilに接続されている
ときキャパシタ″C自に紘次弐のような電荷Qがチャー
ジされる。
シタ回路を等制約に負性抵抗として用いたもので、いま
、第6図(、)に示すように切換スイv f S t
*8sがそれぞれal、blliilに接続されている
ときキャパシタ″C自に紘次弐のような電荷Qがチャー
ジされる。
Q ” Cm ’ Vi ・・
・(9)次に、第6図6)に示すように切換スイッチS
M。
・(9)次に、第6図6)に示すように切換スイッチS
M。
S、がそれぞれbs * am 9/Aに接続されると
・曲成(9)の電荷Qが演算項@器31の反転入力端(
→に供給適れこの切換操作の繰シ返しKよりて等制約な
抵抗回路が構成される− 上述したようなスイッチドキャパシタ回路(構成すると
第7図に示すようになる。すなわち、入力端子r〕に供
給された入力信号Mid、キャパシタ0111を介して
演算増幅器31の反転入力端(へ)K供給される。この
演算増幅器JJKは電源VDI) e V□が供給され
ておシ、その出力端は次段のスイVチドキャ/4シタ回
路12に接続されるとともに、キャパシタCfsを介し
て反転入力端(→に接続され、非反転入力端(ト)には
基準電源V、・f(本例では接地電位)が供給されてい
る。
・曲成(9)の電荷Qが演算項@器31の反転入力端(
→に供給適れこの切換操作の繰シ返しKよりて等制約な
抵抗回路が構成される− 上述したようなスイッチドキャパシタ回路(構成すると
第7図に示すようになる。すなわち、入力端子r〕に供
給された入力信号Mid、キャパシタ0111を介して
演算増幅器31の反転入力端(へ)K供給される。この
演算増幅器JJKは電源VDI) e V□が供給され
ておシ、その出力端は次段のスイVチドキャ/4シタ回
路12に接続されるとともに、キャパシタCfsを介し
て反転入力端(→に接続され、非反転入力端(ト)には
基準電源V、・f(本例では接地電位)が供給されてい
る。
そして、上記演算増幅器81の出力信号は、等制約な正
抵抗として働くスイッチドキャ/fシタ回路11を介し
て第2の演算増4@器S1の反転入力端(へ)に供給さ
れる。上記演算増幅器31に社電源VDKI h vI
mが供給されておシ、その出力端は出力端子rsK接続
されるとともに、キャノ中シタCflを介してその反転
入力端(へ)に接続され、非反転入力端(支)には基準
電源Vr@f (接地電位)が供給さ、れている、さら
に、演算増幅器57’の出力端は、正抵抗として働、ら
くスイ、チド今ヤパシタ回路14を介してそ9反転入力
端(−)K接続されるとともに、負性抵抗として働ら〈
スイッチドキャパシタ回路75を介して第1の演算増幅
器J1の反転入力端(−)K接続されて、上記第20演
算増幅器31t)出力信号を74−ドパVりするように
構成されている。
抵抗として働くスイッチドキャ/fシタ回路11を介し
て第2の演算増4@器S1の反転入力端(へ)に供給さ
れる。上記演算増幅器31に社電源VDKI h vI
mが供給されておシ、その出力端は出力端子rsK接続
されるとともに、キャノ中シタCflを介してその反転
入力端(へ)に接続され、非反転入力端(支)には基準
電源Vr@f (接地電位)が供給さ、れている、さら
に、演算増幅器57’の出力端は、正抵抗として働、ら
くスイ、チド今ヤパシタ回路14を介してそ9反転入力
端(−)K接続されるとともに、負性抵抗として働ら〈
スイッチドキャパシタ回路75を介して第1の演算増幅
器J1の反転入力端(−)K接続されて、上記第20演
算増幅器31t)出力信号を74−ドパVりするように
構成されている。
次に、上記のような構成において動作を説明する。入力
端子11に供給された入力信号Vlは、キヤ/臂シタC
111およびcf、 6容量比によシ、演算増幅器31
にようて増幅される。また、演算増幅11JJの出力信
号v、におけるキャパシタC91l * Cjlおよび
スイッチシダ局へ数八で足まる積分定数の積分器として
も働くため、入力信号ViO増幅値と演算増、幅器aX
の出力v′oの積分値の和がこの演算増幅器31の出力
V、となる。
端子11に供給された入力信号Vlは、キヤ/臂シタC
111およびcf、 6容量比によシ、演算増幅器31
にようて増幅される。また、演算増幅11JJの出力信
号v、におけるキャパシタC91l * Cjlおよび
スイッチシダ局へ数八で足まる積分定数の積分器として
も働くため、入力信号ViO増幅値と演算増、幅器aX
の出力v′oの積分値の和がこの演算増幅器31の出力
V、となる。
”ここで、演算増幅器3ノの出力voの積分値は・キャ
ノ臂νりCsl虐を有するスイッチドキャ/4シタ回路
r5を負性抵−抗として使用しているため、積分足数線
負の値を持つ仁とになる。
ノ臂νりCsl虐を有するスイッチドキャ/4シタ回路
r5を負性抵−抗として使用しているため、積分足数線
負の値を持つ仁とになる。
上記演算増幅器J1の出力WaFi、スイt f k’
キャパシタ回路71、演算増幅器j1およびキャパシタ
Cfsから成る積分器の人力となり、この演算増幅f!
31の出力V、をスイッチPキャ/f・シー回路14、
キャパシタCflでフィードパ。
キャパシタ回路71、演算増幅器j1およびキャパシタ
Cfsから成る積分器の人力となり、この演算増幅f!
31の出力V、をスイッチPキャ/f・シー回路14、
キャパシタCflでフィードパ。
りした形で積分することになる・
したがつて、演算増幅器J1の出力V、および演算増幅
器31の出力V、紘次式で表わされる。
器31の出力V、紘次式で表わされる。
上式(10)を上式(11)に代入して伝達関数H(@
7 t−求めると となる。
7 t−求めると となる。
ところで、2次のバンド/4ス フィルタの特性式が次
式で与えられること紘良く知られている。
式で与えられること紘良く知られている。
ωC:I4ンドパス中心周波数
q:特性定数
G :フィルタ、rイン
いま、フィルタグインG−=1とすると、となる、した
がって−1上式(14) 、 (15) 、 (16)
の設足によシ希望するパントノ臂スフィルタが得られる
。
がって−1上式(14) 、 (15) 、 (16)
の設足によシ希望するパントノ臂スフィルタが得られる
。
ところで、第4図、第5図および第6図に示したように
% ミラー積分器として用いられるスイ、チドキャパシ
タ積分器は、演算増幅器用電源Vex I v、、のた
め2個の端子および基準電源Vrd (接地)用の1個
の端子を必要とすゐ、したがうて、このミラー積分器で
構成したパントノ臂スフィルタも同様に3個の端子が必
要であシ、このようなバンド−ヤスフィルタを二電源(
VDD。
% ミラー積分器として用いられるスイ、チドキャパシ
タ積分器は、演算増幅器用電源Vex I v、、のた
め2個の端子および基準電源Vrd (接地)用の1個
の端子を必要とすゐ、したがうて、このミラー積分器で
構成したパントノ臂スフィルタも同様に3個の端子が必
要であシ、このようなバンド−ヤスフィルタを二電源(
VDD。
Vsa )使用形の通常のランダムロジックと混在させ
るには、電源端子を一端子増やす必要が生ずる。
るには、電源端子を一端子増やす必要が生ずる。
しかしながら、電源端子を増やすことは−特に集積回路
において紘致命的である。つまh集積回路設計において
は、設計期間の長期化および集積回路のチップ面積の増
大、三電源端子のためのパターン設計の離しさを招来し
、またプリント板夾装時における電源増加はグリント板
設計を難しくシ、且つコストの大幅な上昇をみることに
なるわけである。
において紘致命的である。つまh集積回路設計において
は、設計期間の長期化および集積回路のチップ面積の増
大、三電源端子のためのパターン設計の離しさを招来し
、またプリント板夾装時における電源増加はグリント板
設計を難しくシ、且つコストの大幅な上昇をみることに
なるわけである。
この発明は上記のような事情に鑑みてなされ4
友もので、その目的とするところは1使用電源数を減少
でき、集積回路化に際して電源端子数が少なくて済むの
で集積回路化が容易なスイッチドキャΔシタ積分器を提
供することである。
でき、集積回路化に際して電源端子数が少なくて済むの
で集積回路化が容易なスイッチドキャΔシタ積分器を提
供することである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第8図はその構成を示すもので、上記第7図の回路を単
−電源化した回路である0図において、#!7図と同一
部は同じ符号を付してその説明は省略する。すなわち、
スイ、チドキャノ譬シタ回路11.14の切換スイッチ
81 e s、の第2接点kll e b冨側に電源V
DD電圧を供給して第2のスイッチング手段とし、スイ
ッチドキャパシタ回路15の切換スイッチS1の第2接
点bxlllK電源v0電圧を供給するとともKへ切換
スイッチ8mの第2接点bmlllに電源VDD電圧を
供給する。さらに上記第1および第2の演算増幅1JJ
s、JJの非反転入力端(ホ)に、上記電源VDD l
[圧と電源v1.電圧との中間電圧を印加するためにバ
イアス回路を設けている・上記中間゛電圧は一電源VD
D・Vllによって生成されるもめであシ、その大きさ
は演算場幅器37、JJの特性によって適切に選定され
る。
−電源化した回路である0図において、#!7図と同一
部は同じ符号を付してその説明は省略する。すなわち、
スイ、チドキャノ譬シタ回路11.14の切換スイッチ
81 e s、の第2接点kll e b冨側に電源V
DD電圧を供給して第2のスイッチング手段とし、スイ
ッチドキャパシタ回路15の切換スイッチS1の第2接
点bxlllK電源v0電圧を供給するとともKへ切換
スイッチ8mの第2接点bmlllに電源VDD電圧を
供給する。さらに上記第1および第2の演算増幅1JJ
s、JJの非反転入力端(ホ)に、上記電源VDD l
[圧と電源v1.電圧との中間電圧を印加するためにバ
イアス回路を設けている・上記中間゛電圧は一電源VD
D・Vllによって生成されるもめであシ、その大きさ
は演算場幅器37、JJの特性によって適切に選定され
る。
いま上記中間電圧として、例えばr 2 (vDD−v
II )Jを得る場合に拡、第8因に示すように、電源
VDDとVllとの間に抵抗R,Rを厘りψ続し、この
接続点Eをそれぞれの非反転入力端(ト)に接続すれば
良い。
II )Jを得る場合に拡、第8因に示すように、電源
VDDとVllとの間に抵抗R,Rを厘りψ続し、この
接続点Eをそれぞれの非反転入力端(ト)に接続すれば
良い。
上述した構成において本第7図に示した回路と同じ出力
が得られる。以下、スイッチドキャパシタ回路を正抵抗
として用いた2ラ一積分器11.74と、負性抵抗とし
て使用したtラー積分@75についてその動作を詳しく
説明する011に9図はスイッチドキャパシタ回路を正
抵抗として用いたミラー積分器である。いま、第9図(
1)に示すように第2の動作期で切換スイッチ81 e
s、が第2接点bl*b寓側に接続されているとき、
キャパシタCa1lは両端が電源Vt1Dに接続され、
その電荷は放電されて零になっている・この状態は前述
した第5図(、)の場合と同様である6次に第1の動作
期で切換スイッチs1* 81が第9図(b)に示すよ
うに第1接点al * ”m側に接°続されると、キャ
パシタCIllには I Q m C5tt (Vs −Vt )
・(17)vi:入力端子11の電圧 vl:演算増幅器31の反転入力端←)の電圧の電荷が
チャージされる。そしてこのとき、キ、 ヤパシタc、
、1の平均電流lは 1 ” Ca1l (Vi Vi ) /s
−(18)となシ、その等価抵抗Rは となシ、上式(19)は削成(3)と同じである。
が得られる。以下、スイッチドキャパシタ回路を正抵抗
として用いた2ラ一積分器11.74と、負性抵抗とし
て使用したtラー積分@75についてその動作を詳しく
説明する011に9図はスイッチドキャパシタ回路を正
抵抗として用いたミラー積分器である。いま、第9図(
1)に示すように第2の動作期で切換スイッチ81 e
s、が第2接点bl*b寓側に接続されているとき、
キャパシタCa1lは両端が電源Vt1Dに接続され、
その電荷は放電されて零になっている・この状態は前述
した第5図(、)の場合と同様である6次に第1の動作
期で切換スイッチs1* 81が第9図(b)に示すよ
うに第1接点al * ”m側に接°続されると、キャ
パシタCIllには I Q m C5tt (Vs −Vt )
・(17)vi:入力端子11の電圧 vl:演算増幅器31の反転入力端←)の電圧の電荷が
チャージされる。そしてこのとき、キ、 ヤパシタc、
、1の平均電流lは 1 ” Ca1l (Vi Vi ) /s
−(18)となシ、その等価抵抗Rは となシ、上式(19)は削成(3)と同じである。
し九がって、第9図に示した回路は前述し九wL5図の
回路と同じ働らきをし、この積分器の出力特性が削成−
(5)と同じようK となることを意味している・つまシー前述した第5図の
回路におけるスイ、チドキャパシタ回路50に接続され
る基準電源Vrefを第9図に示すように演算増幅・用
電源VDDに置き換えても 1積分器としての動作に支
障をきたさないこと、になる。
回路と同じ働らきをし、この積分器の出力特性が削成−
(5)と同じようK となることを意味している・つまシー前述した第5図の
回路におけるスイ、チドキャパシタ回路50に接続され
る基準電源Vrefを第9図に示すように演算増幅・用
電源VDDに置き換えても 1積分器としての動作に支
障をきたさないこと、になる。
第10図はスイッチドキャノ臂シタ回路を負蜘抵抗とし
て用vh九建ツー積分器である。いま、第1O図(1)
に示すように第2の動作期で切換スイy ? 8 tが
第1接点asllK−スイ″炉チS3が第2接点す嘗1
11に接続されているとき、スイッチドキャ/臂シ゛タ
ーC5tlの両端には電位差rVa−VnoJが印加さ
れるため、次゛式に示すような電荷Qaが充電される。
て用vh九建ツー積分器である。いま、第1O図(1)
に示すように第2の動作期で切換スイy ? 8 tが
第1接点asllK−スイ″炉チS3が第2接点す嘗1
11に接続されているとき、スイッチドキャ/臂シ゛タ
ーC5tlの両端には電位差rVa−VnoJが印加さ
れるため、次゛式に示すような電荷Qaが充電される。
Qa ’ Ca1l (Va −ven )次に
、第1の動作期で伽)図に示すように切換スイッチS!
が第2接点b1@に、スイッチSsが[1接点&8側に
接続されると、キャパシタC110両端に社電位差−r
ams −Va Jが印加されるため、電荷量QbB次
式で示される・Qb −clll (Va@ −Va
)したがりて、rVss−OJとおくと、この時の電荷
の移動量ΔQは、 ΔQ寓−(Qa Qb) ■−Cs*t(Va+VB−VDn) ・・・(2
0)となる、上記演算増幅器3ノの非反転入力端(ト)
には、バイアス回路によらてr’Vnb/2Jの電位が
与えられておシ、電位va紘纂6図の場合と同様に一演
算増幅器Sノが仮想的にr VD o/2 Jに接続さ
れるように働らくため、「va票vDD/2」とおくと
削成(20)は、 ΔQ = −Ca5t (Va−Va )となシ、接点
al l &3間に流れる平均電[1と等価抵抗Rは次
式のようになる。
、第1の動作期で伽)図に示すように切換スイッチS!
が第2接点b1@に、スイッチSsが[1接点&8側に
接続されると、キャパシタC110両端に社電位差−r
ams −Va Jが印加されるため、電荷量QbB次
式で示される・Qb −clll (Va@ −Va
)したがりて、rVss−OJとおくと、この時の電荷
の移動量ΔQは、 ΔQ寓−(Qa Qb) ■−Cs*t(Va+VB−VDn) ・・・(2
0)となる、上記演算増幅器3ノの非反転入力端(ト)
には、バイアス回路によらてr’Vnb/2Jの電位が
与えられておシ、電位va紘纂6図の場合と同様に一演
算増幅器Sノが仮想的にr VD o/2 Jに接続さ
れるように働らくため、「va票vDD/2」とおくと
削成(20)は、 ΔQ = −Ca5t (Va−Va )となシ、接点
al l &3間に流れる平均電[1と等価抵抗Rは次
式のようになる。
1諺ΔQ−/a−−Csmt (Va−Va ) ”
/a ・・・(21)上式(2o 1 (22)を削
成(18) 、 (19)と比較すると、このスイッチ
ド午ヤΔシタ回路が負性抵抗として作用することがわか
る。
/a ・・・(21)上式(2o 1 (22)を削
成(18) 、 (19)と比較すると、このスイッチ
ド午ヤΔシタ回路が負性抵抗として作用することがわか
る。
したがうて、第10図の回路状前述した纂6図の回路と
同じ働らきなし、この積分器の入出力譬性は下式で示さ
れ今。
同じ働らきなし、この積分器の入出力譬性は下式で示さ
れ今。
上述したように1纂8図に示したノ脅ンドパスフイルタ
を構成するスイッチドキャパシタ回路fi1.F4,1
15は、電源VDD @ V@@ t)二端子で構成す
ることが可能である。
を構成するスイッチドキャパシタ回路fi1.F4,1
15は、電源VDD @ V@@ t)二端子で構成す
ることが可能である。
したがりて%第8図に示したバンド/臂スフィルタ社電
源VDDe Vis 0二電源で動作し、第7図に示し
九回路と同様なフィルタ動作を行なう・ 纂11図紘、この発明の他の実施例を示す回路で、入力
端子111に供給された入力信号9は、スイ〆、チドキ
ャパシタ回路112を介して第1の演算増幅器31の反
転入力端←)に供給される。この演算増幅器JJKは電
源VDD 、 Vssが供給されており、その出力端は
出力端子113に接続されるとともに、スイッチドΦa
r)母シタ回路114、キャノfシタC145から成る
第2のキャパシタ手段を介して第2の演算増幅器31の
反転入力端に接続される。上記演算増幅器JJ Kは電
源VDD*V□が供給されておシ、その出力端はキャパ
シタC1aを介して反転入力端(へ)に接続されるとと
もに1スイッチドキャパシタ回路116を介して上記第
1の演算増幅器S1の反転入力端(→に接続される。ま
た、上記第1.第2の演算増幅器31.81 の非反転
入力端(ト)には、電源■DDとv、。
源VDDe Vis 0二電源で動作し、第7図に示し
九回路と同様なフィルタ動作を行なう・ 纂11図紘、この発明の他の実施例を示す回路で、入力
端子111に供給された入力信号9は、スイ〆、チドキ
ャパシタ回路112を介して第1の演算増幅器31の反
転入力端←)に供給される。この演算増幅器JJKは電
源VDD 、 Vssが供給されており、その出力端は
出力端子113に接続されるとともに、スイッチドΦa
r)母シタ回路114、キャノfシタC145から成る
第2のキャパシタ手段を介して第2の演算増幅器31の
反転入力端に接続される。上記演算増幅器JJ Kは電
源VDD*V□が供給されておシ、その出力端はキャパ
シタC1aを介して反転入力端(へ)に接続されるとと
もに1スイッチドキャパシタ回路116を介して上記第
1の演算増幅器S1の反転入力端(→に接続される。ま
た、上記第1.第2の演算増幅器31.81 の非反転
入力端(ト)には、電源■DDとv、。
との間に直列接続された抵抗R,Ro接続点Eに接続さ
れ℃所定のバイアスを得るようにして成る。
れ℃所定のバイアスを得るようにして成る。
このような構成において、入力信号Viは、スイッチド
キャΔシタ回路11j、キャノ譬シタCfsおよび演算
増幅器J1で構成される積分器入力となる。さらに、演
算増幅器311I′i、スイッチドキャ/4シタ回路1
15、キャパシタCflとともに積分器を構成しておシ
、演算増幅器S1の出力V、を積分する。そして、上記
入力信号Viと演算増幅器31の出力V、との積分値の
和を出力V、とじて得る。この出力v0は、スイッチド
キャパシタ回路114、キャパシタCf4および演算増
幅器31で構成される積分器の入力となるとと−もに、
キヤ/中シタCB4g、キャパシタef4および演算増
幅器J1から成る増幅器の入力となシ、この演算結果の
和を出力v1とする。したがって、第1.第2の演算増
幅器の出力v0. V、はそれぞれ下式で表わせる・ v、gt k/、、Vl+1(;毛111!」=−
/、、■、 ・ (24)8−Cfs
fl Vl−</a’Vo−iVo =(25)削成
(25)を削成(24)に代入して伝達特性を求めると
となる。
キャΔシタ回路11j、キャノ譬シタCfsおよび演算
増幅器J1で構成される積分器入力となる。さらに、演
算増幅器311I′i、スイッチドキャ/4シタ回路1
15、キャパシタCflとともに積分器を構成しておシ
、演算増幅器S1の出力V、を積分する。そして、上記
入力信号Viと演算増幅器31の出力V、との積分値の
和を出力V、とじて得る。この出力v0は、スイッチド
キャパシタ回路114、キャパシタCf4および演算増
幅器31で構成される積分器の入力となるとと−もに、
キヤ/中シタCB4g、キャパシタef4および演算増
幅器J1から成る増幅器の入力となシ、この演算結果の
和を出力v1とする。したがって、第1.第2の演算増
幅器の出力v0. V、はそれぞれ下式で表わせる・ v、gt k/、、Vl+1(;毛111!」=−
/、、■、 ・ (24)8−Cfs
fl Vl−</a’Vo−iVo =(25)削成
(25)を削成(24)に代入して伝達特性を求めると
となる。
削成(2s)と削成(13)から
となる、したがって、
とな)、積分器の積分定数をすべて同じにした回路構成
である。また、バンド/ヤス特性を決定する特性定数9
もキャー々シタC141I Cf4の比だけで決定され
るととKl)、特性を自由に設定できる。仁のように積
分定数が一定であることは、演算増幅器の特性を均一化
できることを意味しておシ、集積回路化に適している。
である。また、バンド/ヤス特性を決定する特性定数9
もキャー々シタC141I Cf4の比だけで決定され
るととKl)、特性を自由に設定できる。仁のように積
分定数が一定であることは、演算増幅器の特性を均一化
できることを意味しておシ、集積回路化に適している。
すなわち、積分定数が一定でないと、各々の演算増幅器
の積分定数に合わせて各トランジスタのデイメンジ璽ン
を設定し、積分定数に合う演算増幅器を設計する必要が
生ずる。このため、積分定数を一定化できることは集積
化に有利である。
の積分定数に合わせて各トランジスタのデイメンジ璽ン
を設定し、積分定数に合う演算増幅器を設計する必要が
生ずる。このため、積分定数を一定化できることは集積
化に有利である。
第12図および第13図は、この発明の他の実施例を示
すもので、上記第8図、第11図の回路K>けるスイッ
チドキャノ中シタ回路22゜14.16および11 f
f、 114.115の電源Vl!IとVSSとを入れ
換えた本のである。?:、のような構成においても上記
実施例と同様に、スイッチドキャ/fシタ回路を等制約
な抵抗として動作させることができる・ なお、上述した各実施例において、演算増幅々変形が可
能であシ、例えば降圧回路等の電流消費の少ない回路を
使用しても良いのはもちろんである。また、入力初段に
MOS )ランジスタを使用した演算増幅器jJD場合
場合及非反転入力端)の入力インピーダンスは#1ぼ無
限大となるため、前記バイアス回路として入力インピー
ダンスが高くて屯良く、このようなノ量イアス回路は消
費電流を少なくすることが十分可能である。
すもので、上記第8図、第11図の回路K>けるスイッ
チドキャノ中シタ回路22゜14.16および11 f
f、 114.115の電源Vl!IとVSSとを入れ
換えた本のである。?:、のような構成においても上記
実施例と同様に、スイッチドキャ/fシタ回路を等制約
な抵抗として動作させることができる・ なお、上述した各実施例において、演算増幅々変形が可
能であシ、例えば降圧回路等の電流消費の少ない回路を
使用しても良いのはもちろんである。また、入力初段に
MOS )ランジスタを使用した演算増幅器jJD場合
場合及非反転入力端)の入力インピーダンスは#1ぼ無
限大となるため、前記バイアス回路として入力インピー
ダンスが高くて屯良く、このようなノ量イアス回路は消
費電流を少なくすることが十分可能である。
なお、上記バイアス回路の出力電位は、第7図における
電位vr*fと同電位であシ、この電位を第7図の電位
Vr+efとして使用することが考えられる。しかし、
このバイアス回路の出力電位は電源に比較して高インビ
ーIンスであるため、スイッチドキャノ譬シタの接点が
接続されるとこの電位が変化してしまう、このため、積
分定数が変化してしまうとともに、演算増幅器の非反転
入力の変化によってその出力を変化させるという誤動作
を生ずるので、実用上このような構(1 成は不可能である。し九がって第9図に示した回路にお
いては、演算増幅器の非反転入力端のみに)臂イアス回
路の出力電位を与え、スイッチドヤヤ/4シタ回路には
ノ中イアス回路の出力電位は使用していない。
電位vr*fと同電位であシ、この電位を第7図の電位
Vr+efとして使用することが考えられる。しかし、
このバイアス回路の出力電位は電源に比較して高インビ
ーIンスであるため、スイッチドキャノ譬シタの接点が
接続されるとこの電位が変化してしまう、このため、積
分定数が変化してしまうとともに、演算増幅器の非反転
入力の変化によってその出力を変化させるという誤動作
を生ずるので、実用上このような構(1 成は不可能である。し九がって第9図に示した回路にお
いては、演算増幅器の非反転入力端のみに)臂イアス回
路の出力電位を与え、スイッチドヤヤ/4シタ回路には
ノ中イアス回路の出力電位は使用していない。
以上説明したようにこの発明によれば、スイッチドキャ
Δシタ回路の放電経路に対して演算増幅器用の電源を使
用し、且つこの演算増幅器用電源を用いて演算増幅器の
非反転入力端にバイアスを印加する九めのバイアス回路
を設けたスイッチドキャノ譬シタ積分器でノ量ンドノ量
スフイルタを構成したので、使用電源数を減少して単一
電源化でき、集積回路化に際して電源端子数が少なくて
済むので、集積回路化が容易なノ童ンドノ譬スフィルタ
が得られる。
Δシタ回路の放電経路に対して演算増幅器用の電源を使
用し、且つこの演算増幅器用電源を用いて演算増幅器の
非反転入力端にバイアスを印加する九めのバイアス回路
を設けたスイッチドキャノ譬シタ積分器でノ量ンドノ量
スフイルタを構成したので、使用電源数を減少して単一
電源化でき、集積回路化に際して電源端子数が少なくて
済むので、集積回路化が容易なノ童ンドノ譬スフィルタ
が得られる。
第1図はスイッチドキャパシタ回路の基本回路の異なる
動作状態を示す回路図、第2図は第1図の等価回路、第
3図および第4図はそれぞれ従来の建う−、積、分器を
示す回路図、第5図。 第6図はそれぞれ従来のスイッチドキャパシタ積分器の
異な石動作状刺を示す回路図、第7図ハ従来のパントノ
?スフィルタの回路図、第8図はζノ発明の一実施例に
係る/者ンドノクスフィルタを示す回路図、第9図、第
10図はそれぞれ上記第8図の回路動作を説明する丸め
の回路図。 第11図〜第13図はそれぞれこの発明の他の実施例を
示す回路図である。 32.33’・・・演算増幅器、’;r2.F#、vs
。 I J J、 114. J 15・・・スイッチ
ドキャノ譬シタ回路、’;II、111・・・信号入力
端子、13゜113 ・・・出力端子、CJl m C
l1l e c、、、 # c、、、 eCssm I
Cl4l ・・・スイッチングキャ/ナシタ、Cf
M〜Cf4 m Cl1l I C14m ・・”F
’r ” シl、vDD e vss・・・電源、R
・・・抵抗。
動作状態を示す回路図、第2図は第1図の等価回路、第
3図および第4図はそれぞれ従来の建う−、積、分器を
示す回路図、第5図。 第6図はそれぞれ従来のスイッチドキャパシタ積分器の
異な石動作状刺を示す回路図、第7図ハ従来のパントノ
?スフィルタの回路図、第8図はζノ発明の一実施例に
係る/者ンドノクスフィルタを示す回路図、第9図、第
10図はそれぞれ上記第8図の回路動作を説明する丸め
の回路図。 第11図〜第13図はそれぞれこの発明の他の実施例を
示す回路図である。 32.33’・・・演算増幅器、’;r2.F#、vs
。 I J J、 114. J 15・・・スイッチ
ドキャノ譬シタ回路、’;II、111・・・信号入力
端子、13゜113 ・・・出力端子、CJl m C
l1l e c、、、 # c、、、 eCssm I
Cl4l ・・・スイッチングキャ/ナシタ、Cf
M〜Cf4 m Cl1l I C14m ・・”F
’r ” シl、vDD e vss・・・電源、R
・・・抵抗。
Claims (1)
- 第1の演算増幅器と、この演算増幅器の反転入力端と出
力端との間に接続される第1のキャパシタと、入力信号
電圧が印加される信号入力端子と上記演算増幅器の反転
入力端との間に設けられる第1のキャパシタ手段と、上
記第1の演算増幅器の′出力が第2のキャパシタ手段を
介して反転入力端に供給される第2の演算項@鮨と、上
記第2の演算増幅器の反転入力端と出力端との間に接続
される第2のキャパシタと、上記第2の演算増幅器の出
力端に接続され九スイ、チドキャパシタ回路を含む帰還
手段と、上記第1および第2の演算増幅器の非反転入力
端に接続されこの演算増幅器用の一方および他方の電源
から所定の電位を得るバイアス回路とを具備することを
特徴とするパントノ臂スフィルタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13723581A JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
US06/394,874 US4520283A (en) | 1981-09-01 | 1982-07-02 | Band pass filter with a switched capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13723581A JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5839110A true JPS5839110A (ja) | 1983-03-07 |
JPH0474888B2 JPH0474888B2 (ja) | 1992-11-27 |
Family
ID=15193932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13723581A Granted JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5839110A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5441443A (en) * | 1977-09-07 | 1979-04-02 | Toshiba Corp | Integrated circuit device |
JPS55116117A (en) * | 1979-03-01 | 1980-09-06 | Nec Corp | Information processor |
-
1981
- 1981-09-01 JP JP13723581A patent/JPS5839110A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5441443A (en) * | 1977-09-07 | 1979-04-02 | Toshiba Corp | Integrated circuit device |
JPS55116117A (en) * | 1979-03-01 | 1980-09-06 | Nec Corp | Information processor |
Also Published As
Publication number | Publication date |
---|---|
JPH0474888B2 (ja) | 1992-11-27 |
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