JPS5839110A - バンドパスフイルタ - Google Patents
バンドパスフイルタInfo
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- JPS5839110A JPS5839110A JP13723581A JP13723581A JPS5839110A JP S5839110 A JPS5839110 A JP S5839110A JP 13723581 A JP13723581 A JP 13723581A JP 13723581 A JP13723581 A JP 13723581A JP S5839110 A JPS5839110 A JP S5839110A
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- circuit
- operational amplifier
- capacitor
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- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、スイッチドキャ／臂シタ積分・で構成され
例えば電子フィルタ、音声認識回路。
例えば電子フィルタ、音声認識回路。
音声合成回路等に用いられるバンドパス フィルタに関
する。
する。
第１図はスイッチドキャＩ４シタ回路の基本回路、第２
図はその等価回路を示す・第１図において、切換スイッ
チ８の第１接点龜は入力端子１１に、また第２接点すは
出力端子１２に、また共通接続点Ｃはキャノ臂シタＣ，
を介して接地端にそれぞれ接続されている。上記入力端
子１１、出力端子１１１１１Ｃは対接地電位Ｖｉ 、
ｖ、が加えられ、前記スイッチ８は１秒間にｆ１回切シ
換えられる。いま、第１図（、）に示すようにスイッチ
Ｓが入力端子１１＠に接続されたとき、キャノ４シタＣ
１に充電される電荷９重は「Ｑ 、 ｅ＝ ｃ、・Ｖｔ
Ｊ となる―次に第１開缶）に示すようにスイッチＳ
が出力亀子１２＠に接続されると、キャパシタＣ。
図はその等価回路を示す・第１図において、切換スイッ
チ８の第１接点龜は入力端子１１に、また第２接点すは
出力端子１２に、また共通接続点Ｃはキャノ臂シタＣ，
を介して接地端にそれぞれ接続されている。上記入力端
子１１、出力端子１１１１１Ｃは対接地電位Ｖｉ 、
ｖ、が加えられ、前記スイッチ８は１秒間にｆ１回切シ
換えられる。いま、第１図（、）に示すようにスイッチ
Ｓが入力端子１１＠に接続されたとき、キャノ４シタＣ
１に充電される電荷９重は「Ｑ 、 ｅ＝ ｃ、・Ｖｔ
Ｊ となる―次に第１開缶）に示すようにスイッチＳ
が出力亀子１２＠に接続されると、キャパシタＣ。
の電荷Ｑ３はｒＱ＊−ＣｓＶｏＪとなる・従りて・スイ
ッチ８が入力端子１１側から出カ端子１２＠４ヘ切シ換
わる一連の動作によシ、入力端子ＩＪから出力端子１２
へＩＱの電荷が移動したと考えられる。
ッチ８が入力端子１１側から出カ端子１２＠４ヘ切シ換
わる一連の動作によシ、入力端子ＩＪから出力端子１２
へＩＱの電荷が移動したと考えられる。
Δ Ｑ ＝ Ｑｔ −Ｑｓ −Ｃｓ（Ｖｉ−Ｗ
ｅ） ・・・（１）スイＶチＳは毎秒
ｆ１回切シ換わるので、入力端子１１から出力端子１２
への平均電流ｌとして、１−ノＱ−／５−Ｃｓ（Ｖｉ−
Ｖｏ）／ｓ ”（２）が流れることになる。
ｅ） ・・・（１）スイＶチＳは毎秒
ｆ１回切シ換わるので、入力端子１１から出力端子１２
への平均電流ｌとして、１−ノＱ−／５−Ｃｓ（Ｖｉ−
Ｖｏ）／ｓ ”（２）が流れることになる。
スイッチＳの切換え周波数へが電圧Ｖｌ 、 ｖ。
の周波数よシ充分大きければ、電流ｌはＶｉ、Ｖ。
の瞬時値で定まる電流に等しくなシ、第１図の回路は第
２図に示すように入力端子１１、出力電子１２関に抵抗
Ｒが接続された回路と等価になる。ζこで、 である。
２図に示すように入力端子１１、出力電子１２関に抵抗
Ｒが接続された回路と等価になる。ζこで、 である。
すなわち、上記のようにキャノ９シタＣ１を刈。
チンダすることによシ等価的に抵抗ａｓ得ることがスイ
ッチドキャパシタ回路であシ、この等価抵抗を使って積
分器を構成したものがスイッチドキャノ臂シタ積分器で
ある。
ッチドキャパシタ回路であシ、この等価抵抗を使って積
分器を構成したものがスイッチドキャノ臂シタ積分器で
ある。
第３因は演算増幅器Ｊ１を使ったミラー積分器を示して
お）、この入出力特性が次式で４見られることは良く知
られている。
お）、この入出力特性が次式で４見られることは良く知
られている。
ｖｌ：入力電圧
ｖｏ：出力電圧
Ｒ懸：入力端子１１と演算増幅器Ｓ１０反転入力端（ハ
）との間に接続された入力抵抗Ｃ１：演算増幅器３１の
出力吻と反転入力端（ハ）との間に接続されたキャパシ
タ なお、・第３図中ＶＤＤ ｅ ｖａｍは電源であシー゛
演算増幅−８１の非反転入力端（ト）は接地されている
。
）との間に接続された入力抵抗Ｃ１：演算増幅器３１の
出力吻と反転入力端（ハ）との間に接続されたキャパシ
タ なお、・第３図中ＶＤＤ ｅ ｖａｍは電源であシー゛
演算増幅−８１の非反転入力端（ト）は接地されている
。
第４１は第３図の抵抗Ｒ１の代わシにスイッチドキャパ
シタ回路４１を用−て構成されたミド積分器１を示して
おシ、入出力特性は曲成（４）の−に曲成（３）の・Ｒ
を代入したものとなる。
シタ回路４１を用−て構成されたミド積分器１を示して
おシ、入出力特性は曲成（４）の−に曲成（３）の・Ｒ
を代入したものとなる。
Ｖ・ ／ｓ
７．８．。ｒ／Ｃｍ ） ”” ”つま〕
第４図のミラー積分器は、入出力特性がキャー臂シタＣ
ＩとＣｆ Ｏ容量比およびスイッチ８の切換周波数ｆｍ
ｏ関数、勢に周波数への一次式となうている。このため
、周波数／ｌ Ｋ比例して積分時定数を変化させ得るこ
とを示しておシ、＃Ｅ４図のきツー積分器をフィルタの
構成単位として用いればフィルタリング周波数を切換周
波数ｆ、に比倒して変えることが可能となる・一方、第
５図および第６図はそれぞれ第４図と等価なミラー積分
器を示してお９、スイ、チドキャ／豐シタ回路５０およ
び６０は、２個の切換スイッチ８１ ＊ ｓ、によ〕中
ヤ／臂シタＣ１の両端を同時に切換えるように構成され
ている。すなわち、第１の切換スイッチＳｌｏ第１接点
ａ１が入力端子１１に、また第２の切換スイッチＳ３の
第１φ接点ａ３が演算増幅器３１０反転入力端ＯＫ接続
され、上記スイッチ８１ ｍ ｆｋの第１！接点ｂ１
ｅ ｂ＊は一括されて基準電源Ｖｒｓｆ Ｃ本例では接
地電位）に接続されている。
第４図のミラー積分器は、入出力特性がキャー臂シタＣ
ＩとＣｆ Ｏ容量比およびスイッチ８の切換周波数ｆｍ
ｏ関数、勢に周波数への一次式となうている。このため
、周波数／ｌ Ｋ比例して積分時定数を変化させ得るこ
とを示しておシ、＃Ｅ４図のきツー積分器をフィルタの
構成単位として用いればフィルタリング周波数を切換周
波数ｆ、に比倒して変えることが可能となる・一方、第
５図および第６図はそれぞれ第４図と等価なミラー積分
器を示してお９、スイ、チドキャ／豐シタ回路５０およ
び６０は、２個の切換スイッチ８１ ＊ ｓ、によ〕中
ヤ／臂シタＣ１の両端を同時に切換えるように構成され
ている。すなわち、第１の切換スイッチＳｌｏ第１接点
ａ１が入力端子１１に、また第２の切換スイッチＳ３の
第１φ接点ａ３が演算増幅器３１０反転入力端ＯＫ接続
され、上記スイッチ８１ ｍ ｆｋの第１！接点ｂ１
ｅ ｂ＊は一括されて基準電源Ｖｒｓｆ Ｃ本例では接
地電位）に接続されている。
第５図（ａ）、伽）紘それぞれ、スイッチド命中／４シ
タ回路を等制約に正の抵抗値を有する抵抗として用いた
ものである。いま、第５開−）に示すように切換えスイ
ッチｓｔ ｅ ａｓがそれぞし籐２接点ｂ１ｅ ｂ＝儒
に接続されているとき、キャパシタＣ−の電荷は放電さ
れ零になうて―る・次に、館５開缶）ｋ示すように切換
スイ、？８１ 。
タ回路を等制約に正の抵抗値を有する抵抗として用いた
ものである。いま、第５開−）に示すように切換えスイ
ッチｓｔ ｅ ａｓがそれぞし籐２接点ｂ１ｅ ｂ＝儒
に接続されているとき、キャパシタＣ−の電荷は放電さ
れ零になうて―る・次に、館５開缶）ｋ示すように切換
スイ、？８１ 。
Ｂ３がそれぞれ第１接点＆凰−Ｉｓ ＩＩＩＫ！ｌ続さ
れると、キャパシタＣｓＫは次式のような電荷Ｑがチャ
ージされ本。
れると、キャパシタＣｓＫは次式のような電荷Ｑがチャ
ージされ本。
Ｑ ” Ｃ，”（ＶＩ −Ｖｉ ）
−（６）ｖｌ：入力端子１１の電圧 ｖｉ：演算増幅器ＪＪの反転入力端（−）の電圧したが
うて、このときのキヤ・パシタＣ，の平均電流１紘、切
換７スイｆチ８１ｅ８１のスイッチング周波数をｆ、と
すると ｉ ＝ ｑｍ （Ｖｔ −Ｖｌ ） ｆｍ
−（７）とな−リ、第１接点”
ｌ’ｅ襲ｇ間の尋価抵抗Ｒはとなシ、曲成（３）と同様
になる。
−（６）ｖｌ：入力端子１１の電圧 ｖｉ：演算増幅器ＪＪの反転入力端（−）の電圧したが
うて、このときのキヤ・パシタＣ，の平均電流１紘、切
換７スイｆチ８１ｅ８１のスイッチング周波数をｆ、と
すると ｉ ＝ ｑｍ （Ｖｔ −Ｖｌ ） ｆｍ
−（７）とな−リ、第１接点”
ｌ’ｅ襲ｇ間の尋価抵抗Ｒはとなシ、曲成（３）と同様
になる。
第６図（ａ） 、 （ｂ）はそれぞれスイ、チドキャパ
シタ回路を等制約に負性抵抗として用いたもので、いま
、第６図（、）に示すように切換スイｖ ｆ Ｓ ｔ
＊８ｓがそれぞれａｌ、ｂｌｌｉｉｌに接続されている
ときキャパシタ″Ｃ自に紘次弐のような電荷Ｑがチャー
ジされる。
シタ回路を等制約に負性抵抗として用いたもので、いま
、第６図（、）に示すように切換スイｖ ｆ Ｓ ｔ
＊８ｓがそれぞれａｌ、ｂｌｌｉｉｌに接続されている
ときキャパシタ″Ｃ自に紘次弐のような電荷Ｑがチャー
ジされる。
Ｑ ” Ｃｍ ’ Ｖｉ ・・
・（９）次に、第６図６）に示すように切換スイッチＳ
Ｍ。
・（９）次に、第６図６）に示すように切換スイッチＳ
Ｍ。
Ｓ、がそれぞれｂｓ ＊ ａｍ ９／Ａに接続されると
・曲成（９）の電荷Ｑが演算項＠器３１の反転入力端（
→に供給適れこの切換操作の繰シ返しＫよりて等制約な
抵抗回路が構成される− 上述したようなスイッチドキャパシタ回路（構成すると
第７図に示すようになる。すなわち、入力端子ｒ〕に供
給された入力信号Ｍｉｄ、キャパシタ０１１１を介して
演算増幅器３１の反転入力端（へ）Ｋ供給される。この
演算増幅器ＪＪＫは電源ＶＤＩ） ｅ Ｖ□が供給され
ておシ、その出力端は次段のスイＶチドキャ／４シタ回
路１２に接続されるとともに、キャパシタＣｆｓを介し
て反転入力端（→に接続され、非反転入力端（ト）には
基準電源Ｖ、・ｆ（本例では接地電位）が供給されてい
る。
・曲成（９）の電荷Ｑが演算項＠器３１の反転入力端（
→に供給適れこの切換操作の繰シ返しＫよりて等制約な
抵抗回路が構成される− 上述したようなスイッチドキャパシタ回路（構成すると
第７図に示すようになる。すなわち、入力端子ｒ〕に供
給された入力信号Ｍｉｄ、キャパシタ０１１１を介して
演算増幅器３１の反転入力端（へ）Ｋ供給される。この
演算増幅器ＪＪＫは電源ＶＤＩ） ｅ Ｖ□が供給され
ておシ、その出力端は次段のスイＶチドキャ／４シタ回
路１２に接続されるとともに、キャパシタＣｆｓを介し
て反転入力端（→に接続され、非反転入力端（ト）には
基準電源Ｖ、・ｆ（本例では接地電位）が供給されてい
る。
そして、上記演算増幅器８１の出力信号は、等制約な正
抵抗として働くスイッチドキャ／ｆシタ回路１１を介し
て第２の演算増４＠器Ｓ１の反転入力端（へ）に供給さ
れる。上記演算増幅器３１に社電源ＶＤＫＩ ｈ ｖＩ
ｍが供給されておシ、その出力端は出力端子ｒｓＫ接続
されるとともに、キャノ中シタＣｆｌを介してその反転
入力端（へ）に接続され、非反転入力端（支）には基準
電源Ｖｒ＠ｆ （接地電位）が供給さ、れている、さら
に、演算増幅器５７’の出力端は、正抵抗として働、ら
くスイ、チド今ヤパシタ回路１４を介してそ９反転入力
端（−）Ｋ接続されるとともに、負性抵抗として働ら〈
スイッチドキャパシタ回路７５を介して第１の演算増幅
器Ｊ１の反転入力端（−）Ｋ接続されて、上記第２０演
算増幅器３１ｔ）出力信号を７４−ドパＶりするように
構成されている。
抵抗として働くスイッチドキャ／ｆシタ回路１１を介し
て第２の演算増４＠器Ｓ１の反転入力端（へ）に供給さ
れる。上記演算増幅器３１に社電源ＶＤＫＩ ｈ ｖＩ
ｍが供給されておシ、その出力端は出力端子ｒｓＫ接続
されるとともに、キャノ中シタＣｆｌを介してその反転
入力端（へ）に接続され、非反転入力端（支）には基準
電源Ｖｒ＠ｆ （接地電位）が供給さ、れている、さら
に、演算増幅器５７’の出力端は、正抵抗として働、ら
くスイ、チド今ヤパシタ回路１４を介してそ９反転入力
端（−）Ｋ接続されるとともに、負性抵抗として働ら〈
スイッチドキャパシタ回路７５を介して第１の演算増幅
器Ｊ１の反転入力端（−）Ｋ接続されて、上記第２０演
算増幅器３１ｔ）出力信号を７４−ドパＶりするように
構成されている。
次に、上記のような構成において動作を説明する。入力
端子１１に供給された入力信号Ｖｌは、キヤ／臂シタＣ
１１１およびｃｆ、 ６容量比によシ、演算増幅器３１
にようて増幅される。また、演算増幅１１ＪＪの出力信
号ｖ、におけるキャパシタＣ９１ｌ ＊ Ｃｊｌおよび
スイッチシダ局へ数八で足まる積分定数の積分器として
も働くため、入力信号ＶｉＯ増幅値と演算増、幅器ａＸ
の出力ｖ′ｏの積分値の和がこの演算増幅器３１の出力
Ｖ、となる。
端子１１に供給された入力信号Ｖｌは、キヤ／臂シタＣ
１１１およびｃｆ、 ６容量比によシ、演算増幅器３１
にようて増幅される。また、演算増幅１１ＪＪの出力信
号ｖ、におけるキャパシタＣ９１ｌ ＊ Ｃｊｌおよび
スイッチシダ局へ数八で足まる積分定数の積分器として
も働くため、入力信号ＶｉＯ増幅値と演算増、幅器ａＸ
の出力ｖ′ｏの積分値の和がこの演算増幅器３１の出力
Ｖ、となる。
”ここで、演算増幅器３ノの出力ｖｏの積分値は・キャ
ノ臂νりＣｓｌ虐を有するスイッチドキャ／４シタ回路
ｒ５を負性抵−抗として使用しているため、積分足数線
負の値を持つ仁とになる。
ノ臂νりＣｓｌ虐を有するスイッチドキャ／４シタ回路
ｒ５を負性抵−抗として使用しているため、積分足数線
負の値を持つ仁とになる。
上記演算増幅器Ｊ１の出力ＷａＦｉ、スイｔ ｆ ｋ’
キャパシタ回路７１、演算増幅器ｊ１およびキャパシタ
Ｃｆｓから成る積分器の人力となり、この演算増幅ｆ！
３１の出力Ｖ、をスイッチＰキャ／ｆ・シー回路１４、
キャパシタＣｆｌでフィードパ。
キャパシタ回路７１、演算増幅器ｊ１およびキャパシタ
Ｃｆｓから成る積分器の人力となり、この演算増幅ｆ！
３１の出力Ｖ、をスイッチＰキャ／ｆ・シー回路１４、
キャパシタＣｆｌでフィードパ。
りした形で積分することになる・
したがつて、演算増幅器Ｊ１の出力Ｖ、および演算増幅
器３１の出力Ｖ、紘次式で表わされる。
器３１の出力Ｖ、紘次式で表わされる。
上式（１０）を上式（１１）に代入して伝達関数Ｈ（＠
７ ｔ−求めると となる。
７ ｔ−求めると となる。
ところで、２次のバンド／４ス フィルタの特性式が次
式で与えられること紘良く知られている。
式で与えられること紘良く知られている。
ωＣ：Ｉ４ンドパス中心周波数
ｑ：特性定数
Ｇ ：フィルタ、ｒイン
いま、フィルタグインＧ−＝１とすると、となる、した
がって−１上式（１４） 、 （１５） 、 （１６）
の設足によシ希望するパントノ臂スフィルタが得られる
。
がって−１上式（１４） 、 （１５） 、 （１６）
の設足によシ希望するパントノ臂スフィルタが得られる
。
ところで、第４図、第５図および第６図に示したように
％ ミラー積分器として用いられるスイ、チドキャパシ
タ積分器は、演算増幅器用電源Ｖｅｘ Ｉ ｖ、、のた
め２個の端子および基準電源Ｖｒｄ （接地）用の１個
の端子を必要とすゐ、したがうて、このミラー積分器で
構成したパントノ臂スフィルタも同様に３個の端子が必
要であシ、このようなバンド−ヤスフィルタを二電源（
ＶＤＤ。
％ ミラー積分器として用いられるスイ、チドキャパシ
タ積分器は、演算増幅器用電源Ｖｅｘ Ｉ ｖ、、のた
め２個の端子および基準電源Ｖｒｄ （接地）用の１個
の端子を必要とすゐ、したがうて、このミラー積分器で
構成したパントノ臂スフィルタも同様に３個の端子が必
要であシ、このようなバンド−ヤスフィルタを二電源（
ＶＤＤ。
Ｖｓａ ）使用形の通常のランダムロジックと混在させ
るには、電源端子を一端子増やす必要が生ずる。
るには、電源端子を一端子増やす必要が生ずる。
しかしながら、電源端子を増やすことは−特に集積回路
において紘致命的である。つまｈ集積回路設計において
は、設計期間の長期化および集積回路のチップ面積の増
大、三電源端子のためのパターン設計の離しさを招来し
、またプリント板夾装時における電源増加はグリント板
設計を難しくシ、且つコストの大幅な上昇をみることに
なるわけである。
において紘致命的である。つまｈ集積回路設計において
は、設計期間の長期化および集積回路のチップ面積の増
大、三電源端子のためのパターン設計の離しさを招来し
、またプリント板夾装時における電源増加はグリント板
設計を難しくシ、且つコストの大幅な上昇をみることに
なるわけである。
この発明は上記のような事情に鑑みてなされ４
友もので、その目的とするところは１使用電源数を減少
でき、集積回路化に際して電源端子数が少なくて済むの
で集積回路化が容易なスイッチドキャΔシタ積分器を提
供することである。
でき、集積回路化に際して電源端子数が少なくて済むの
で集積回路化が容易なスイッチドキャΔシタ積分器を提
供することである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第８図はその構成を示すもので、上記第７図の回路を単
−電源化した回路である０図において、＃！７図と同一
部は同じ符号を付してその説明は省略する。すなわち、
スイ、チドキャノ譬シタ回路１１．１４の切換スイッチ
８１ ｅ ｓ、の第２接点ｋｌｌ ｅ ｂ冨側に電源Ｖ
ＤＤ電圧を供給して第２のスイッチング手段とし、スイ
ッチドキャパシタ回路１５の切換スイッチＳ１の第２接
点ｂｘｌｌｌＫ電源ｖ０電圧を供給するとともＫへ切換
スイッチ８ｍの第２接点ｂｍｌｌｌに電源ＶＤＤ電圧を
供給する。さらに上記第１および第２の演算増幅１ＪＪ
ｓ、ＪＪの非反転入力端（ホ）に、上記電源ＶＤＤ ｌ
［圧と電源ｖ１．電圧との中間電圧を印加するためにバ
イアス回路を設けている・上記中間゛電圧は一電源ＶＤ
Ｄ・Ｖｌｌによって生成されるもめであシ、その大きさ
は演算場幅器３７、ＪＪの特性によって適切に選定され
る。
−電源化した回路である０図において、＃！７図と同一
部は同じ符号を付してその説明は省略する。すなわち、
スイ、チドキャノ譬シタ回路１１．１４の切換スイッチ
８１ ｅ ｓ、の第２接点ｋｌｌ ｅ ｂ冨側に電源Ｖ
ＤＤ電圧を供給して第２のスイッチング手段とし、スイ
ッチドキャパシタ回路１５の切換スイッチＳ１の第２接
点ｂｘｌｌｌＫ電源ｖ０電圧を供給するとともＫへ切換
スイッチ８ｍの第２接点ｂｍｌｌｌに電源ＶＤＤ電圧を
供給する。さらに上記第１および第２の演算増幅１ＪＪ
ｓ、ＪＪの非反転入力端（ホ）に、上記電源ＶＤＤ ｌ
［圧と電源ｖ１．電圧との中間電圧を印加するためにバ
イアス回路を設けている・上記中間゛電圧は一電源ＶＤ
Ｄ・Ｖｌｌによって生成されるもめであシ、その大きさ
は演算場幅器３７、ＪＪの特性によって適切に選定され
る。
いま上記中間電圧として、例えばｒ ２ （ｖＤＤ−ｖ
ＩＩ ）Ｊを得る場合に拡、第８因に示すように、電源
ＶＤＤとＶｌｌとの間に抵抗Ｒ，Ｒを厘りψ続し、この
接続点Ｅをそれぞれの非反転入力端（ト）に接続すれば
良い。
ＩＩ ）Ｊを得る場合に拡、第８因に示すように、電源
ＶＤＤとＶｌｌとの間に抵抗Ｒ，Ｒを厘りψ続し、この
接続点Ｅをそれぞれの非反転入力端（ト）に接続すれば
良い。
上述した構成において本第７図に示した回路と同じ出力
が得られる。以下、スイッチドキャパシタ回路を正抵抗
として用いた２ラ一積分器１１．７４と、負性抵抗とし
て使用したｔラー積分＠７５についてその動作を詳しく
説明する０１１に９図はスイッチドキャパシタ回路を正
抵抗として用いたミラー積分器である。いま、第９図（
１）に示すように第２の動作期で切換スイッチ８１ ｅ
ｓ、が第２接点ｂｌ＊ｂ寓側に接続されているとき、
キャパシタＣａ１ｌは両端が電源Ｖｔ１Ｄに接続され、
その電荷は放電されて零になっている・この状態は前述
した第５図（、）の場合と同様である６次に第１の動作
期で切換スイッチｓ１＊ ８１が第９図（ｂ）に示すよ
うに第１接点ａｌ ＊ ”ｍ側に接°続されると、キャ
パシタＣＩｌｌには Ｉ Ｑ ｍ Ｃ５ｔｔ （Ｖｓ −Ｖｔ ）
・（１７）ｖｉ：入力端子１１の電圧 ｖｌ：演算増幅器３１の反転入力端←）の電圧の電荷が
チャージされる。そしてこのとき、キ、 ヤパシタｃ、
、１の平均電流ｌは １ ” Ｃａ１ｌ （Ｖｉ Ｖｉ ） ／ｓ
−（１８）となシ、その等価抵抗Ｒは となシ、上式（１９）は削成（３）と同じである。
が得られる。以下、スイッチドキャパシタ回路を正抵抗
として用いた２ラ一積分器１１．７４と、負性抵抗とし
て使用したｔラー積分＠７５についてその動作を詳しく
説明する０１１に９図はスイッチドキャパシタ回路を正
抵抗として用いたミラー積分器である。いま、第９図（
１）に示すように第２の動作期で切換スイッチ８１ ｅ
ｓ、が第２接点ｂｌ＊ｂ寓側に接続されているとき、
キャパシタＣａ１ｌは両端が電源Ｖｔ１Ｄに接続され、
その電荷は放電されて零になっている・この状態は前述
した第５図（、）の場合と同様である６次に第１の動作
期で切換スイッチｓ１＊ ８１が第９図（ｂ）に示すよ
うに第１接点ａｌ ＊ ”ｍ側に接°続されると、キャ
パシタＣＩｌｌには Ｉ Ｑ ｍ Ｃ５ｔｔ （Ｖｓ −Ｖｔ ）
・（１７）ｖｉ：入力端子１１の電圧 ｖｌ：演算増幅器３１の反転入力端←）の電圧の電荷が
チャージされる。そしてこのとき、キ、 ヤパシタｃ、
、１の平均電流ｌは １ ” Ｃａ１ｌ （Ｖｉ Ｖｉ ） ／ｓ
−（１８）となシ、その等価抵抗Ｒは となシ、上式（１９）は削成（３）と同じである。
し九がって、第９図に示した回路は前述し九ｗＬ５図の
回路と同じ働らきをし、この積分器の出力特性が削成−
（５）と同じようＫ となることを意味している・つまシー前述した第５図の
回路におけるスイ、チドキャパシタ回路５０に接続され
る基準電源Ｖｒｅｆを第９図に示すように演算増幅・用
電源ＶＤＤに置き換えても １積分器としての動作に支
障をきたさないこと、になる。
回路と同じ働らきをし、この積分器の出力特性が削成−
（５）と同じようＫ となることを意味している・つまシー前述した第５図の
回路におけるスイ、チドキャパシタ回路５０に接続され
る基準電源Ｖｒｅｆを第９図に示すように演算増幅・用
電源ＶＤＤに置き換えても １積分器としての動作に支
障をきたさないこと、になる。
第１０図はスイッチドキャノ臂シタ回路を負蜘抵抗とし
て用ｖｈ九建ツー積分器である。いま、第１Ｏ図（１）
に示すように第２の動作期で切換スイｙ ？ ８ ｔが
第１接点ａｓｌｌＫ−スイ″炉チＳ３が第２接点す嘗１
１１に接続されているとき、スイッチドキャ／臂シ゛タ
ーＣ５ｔｌの両端には電位差ｒＶａ−ＶｎｏＪが印加さ
れるため、次゛式に示すような電荷Ｑａが充電される。
て用ｖｈ九建ツー積分器である。いま、第１Ｏ図（１）
に示すように第２の動作期で切換スイｙ ？ ８ ｔが
第１接点ａｓｌｌＫ−スイ″炉チＳ３が第２接点す嘗１
１１に接続されているとき、スイッチドキャ／臂シ゛タ
ーＣ５ｔｌの両端には電位差ｒＶａ−ＶｎｏＪが印加さ
れるため、次゛式に示すような電荷Ｑａが充電される。
Ｑａ ’ Ｃａ１ｌ （Ｖａ −ｖｅｎ ）次に
、第１の動作期で伽）図に示すように切換スイッチＳ！
が第２接点ｂ１＠に、スイッチＳｓが［１接点＆８側に
接続されると、キャパシタＣ１１０両端に社電位差−ｒ
ａｍｓ −Ｖａ Ｊが印加されるため、電荷量ＱｂＢ次
式で示される・Ｑｂ −ｃｌｌｌ （Ｖａ＠ −Ｖａ
）したがりて、ｒＶｓｓ−ＯＪとおくと、この時の電荷
の移動量ΔＱは、 ΔＱ寓−（Ｑａ Ｑｂ） ■−Ｃｓ＊ｔ（Ｖａ＋ＶＢ−ＶＤｎ） ・・・（２
０）となる、上記演算増幅器３ノの非反転入力端（ト）
には、バイアス回路によらてｒ’Ｖｎｂ／２Ｊの電位が
与えられておシ、電位ｖａ紘纂６図の場合と同様に一演
算増幅器Ｓノが仮想的にｒ ＶＤ ｏ／２ Ｊに接続さ
れるように働らくため、「ｖａ票ｖＤＤ／２」とおくと
削成（２０）は、 ΔＱ ＝ −Ｃａ５ｔ （Ｖａ−Ｖａ ）となシ、接点
ａｌ ｌ ＆３間に流れる平均電［１と等価抵抗Ｒは次
式のようになる。
、第１の動作期で伽）図に示すように切換スイッチＳ！
が第２接点ｂ１＠に、スイッチＳｓが［１接点＆８側に
接続されると、キャパシタＣ１１０両端に社電位差−ｒ
ａｍｓ −Ｖａ Ｊが印加されるため、電荷量ＱｂＢ次
式で示される・Ｑｂ −ｃｌｌｌ （Ｖａ＠ −Ｖａ
）したがりて、ｒＶｓｓ−ＯＪとおくと、この時の電荷
の移動量ΔＱは、 ΔＱ寓−（Ｑａ Ｑｂ） ■−Ｃｓ＊ｔ（Ｖａ＋ＶＢ−ＶＤｎ） ・・・（２
０）となる、上記演算増幅器３ノの非反転入力端（ト）
には、バイアス回路によらてｒ’Ｖｎｂ／２Ｊの電位が
与えられておシ、電位ｖａ紘纂６図の場合と同様に一演
算増幅器Ｓノが仮想的にｒ ＶＤ ｏ／２ Ｊに接続さ
れるように働らくため、「ｖａ票ｖＤＤ／２」とおくと
削成（２０）は、 ΔＱ ＝ −Ｃａ５ｔ （Ｖａ−Ｖａ ）となシ、接点
ａｌ ｌ ＆３間に流れる平均電［１と等価抵抗Ｒは次
式のようになる。
１諺ΔＱ−／ａ−−Ｃｓｍｔ （Ｖａ−Ｖａ ） ”
／ａ ・・・（２１）上式（２ｏ １ （２２）を削
成（１８） 、 （１９）と比較すると、このスイッチ
ド午ヤΔシタ回路が負性抵抗として作用することがわか
る。
／ａ ・・・（２１）上式（２ｏ １ （２２）を削
成（１８） 、 （１９）と比較すると、このスイッチ
ド午ヤΔシタ回路が負性抵抗として作用することがわか
る。
したがうて、第１０図の回路状前述した纂６図の回路と
同じ働らきなし、この積分器の入出力譬性は下式で示さ
れ今。
同じ働らきなし、この積分器の入出力譬性は下式で示さ
れ今。
上述したように１纂８図に示したノ脅ンドパスフイルタ
を構成するスイッチドキャパシタ回路ｆｉ１．Ｆ４，１
１５は、電源ＶＤＤ ＠ Ｖ＠＠ ｔ）二端子で構成す
ることが可能である。
を構成するスイッチドキャパシタ回路ｆｉ１．Ｆ４，１
１５は、電源ＶＤＤ ＠ Ｖ＠＠ ｔ）二端子で構成す
ることが可能である。
したがりて％第８図に示したバンド／臂スフィルタ社電
源ＶＤＤｅ Ｖｉｓ ０二電源で動作し、第７図に示し
九回路と同様なフィルタ動作を行なう・ 纂１１図紘、この発明の他の実施例を示す回路で、入力
端子１１１に供給された入力信号９は、スイ〆、チドキ
ャパシタ回路１１２を介して第１の演算増幅器３１の反
転入力端←）に供給される。この演算増幅器ＪＪＫは電
源ＶＤＤ 、 Ｖｓｓが供給されており、その出力端は
出力端子１１３に接続されるとともに、スイッチドΦａ
ｒ）母シタ回路１１４、キャノｆシタＣ１４５から成る
第２のキャパシタ手段を介して第２の演算増幅器３１の
反転入力端に接続される。上記演算増幅器ＪＪ Ｋは電
源ＶＤＤ＊Ｖ□が供給されておシ、その出力端はキャパ
シタＣ１ａを介して反転入力端（へ）に接続されるとと
もに１スイッチドキャパシタ回路１１６を介して上記第
１の演算増幅器Ｓ１の反転入力端（→に接続される。ま
た、上記第１．第２の演算増幅器３１．８１ の非反転
入力端（ト）には、電源■ＤＤとｖ、。
源ＶＤＤｅ Ｖｉｓ ０二電源で動作し、第７図に示し
九回路と同様なフィルタ動作を行なう・ 纂１１図紘、この発明の他の実施例を示す回路で、入力
端子１１１に供給された入力信号９は、スイ〆、チドキ
ャパシタ回路１１２を介して第１の演算増幅器３１の反
転入力端←）に供給される。この演算増幅器ＪＪＫは電
源ＶＤＤ 、 Ｖｓｓが供給されており、その出力端は
出力端子１１３に接続されるとともに、スイッチドΦａ
ｒ）母シタ回路１１４、キャノｆシタＣ１４５から成る
第２のキャパシタ手段を介して第２の演算増幅器３１の
反転入力端に接続される。上記演算増幅器ＪＪ Ｋは電
源ＶＤＤ＊Ｖ□が供給されておシ、その出力端はキャパ
シタＣ１ａを介して反転入力端（へ）に接続されるとと
もに１スイッチドキャパシタ回路１１６を介して上記第
１の演算増幅器Ｓ１の反転入力端（→に接続される。ま
た、上記第１．第２の演算増幅器３１．８１ の非反転
入力端（ト）には、電源■ＤＤとｖ、。
との間に直列接続された抵抗Ｒ，Ｒｏ接続点Ｅに接続さ
れ℃所定のバイアスを得るようにして成る。
れ℃所定のバイアスを得るようにして成る。
このような構成において、入力信号Ｖｉは、スイッチド
キャΔシタ回路１１ｊ、キャノ譬シタＣｆｓおよび演算
増幅器Ｊ１で構成される積分器入力となる。さらに、演
算増幅器３１１Ｉ′ｉ、スイッチドキャ／４シタ回路１
１５、キャパシタＣｆｌとともに積分器を構成しておシ
、演算増幅器Ｓ１の出力Ｖ、を積分する。そして、上記
入力信号Ｖｉと演算増幅器３１の出力Ｖ、との積分値の
和を出力Ｖ、とじて得る。この出力ｖ０は、スイッチド
キャパシタ回路１１４、キャパシタＣｆ４および演算増
幅器３１で構成される積分器の入力となるとと−もに、
キヤ／中シタＣＢ４ｇ、キャパシタｅｆ４および演算増
幅器Ｊ１から成る増幅器の入力となシ、この演算結果の
和を出力ｖ１とする。したがって、第１．第２の演算増
幅器の出力ｖ０． Ｖ、はそれぞれ下式で表わせる・ ｖ、ｇｔ ｋ／、、Ｖｌ＋１（；毛１１１！」＝−
／、、■、 ・ （２４）８−Ｃｆｓ
ｆｌ Ｖｌ−＜／ａ’Ｖｏ−ｉＶｏ ＝（２５）削成
（２５）を削成（２４）に代入して伝達特性を求めると
となる。
キャΔシタ回路１１ｊ、キャノ譬シタＣｆｓおよび演算
増幅器Ｊ１で構成される積分器入力となる。さらに、演
算増幅器３１１Ｉ′ｉ、スイッチドキャ／４シタ回路１
１５、キャパシタＣｆｌとともに積分器を構成しておシ
、演算増幅器Ｓ１の出力Ｖ、を積分する。そして、上記
入力信号Ｖｉと演算増幅器３１の出力Ｖ、との積分値の
和を出力Ｖ、とじて得る。この出力ｖ０は、スイッチド
キャパシタ回路１１４、キャパシタＣｆ４および演算増
幅器３１で構成される積分器の入力となるとと−もに、
キヤ／中シタＣＢ４ｇ、キャパシタｅｆ４および演算増
幅器Ｊ１から成る増幅器の入力となシ、この演算結果の
和を出力ｖ１とする。したがって、第１．第２の演算増
幅器の出力ｖ０． Ｖ、はそれぞれ下式で表わせる・ ｖ、ｇｔ ｋ／、、Ｖｌ＋１（；毛１１１！」＝−
／、、■、 ・ （２４）８−Ｃｆｓ
ｆｌ Ｖｌ−＜／ａ’Ｖｏ−ｉＶｏ ＝（２５）削成
（２５）を削成（２４）に代入して伝達特性を求めると
となる。
削成（２ｓ）と削成（１３）から
となる、したがって、
とな）、積分器の積分定数をすべて同じにした回路構成
である。また、バンド／ヤス特性を決定する特性定数９
もキャー々シタＣ１４１Ｉ Ｃｆ４の比だけで決定され
るととＫｌ）、特性を自由に設定できる。仁のように積
分定数が一定であることは、演算増幅器の特性を均一化
できることを意味しておシ、集積回路化に適している。
である。また、バンド／ヤス特性を決定する特性定数９
もキャー々シタＣ１４１Ｉ Ｃｆ４の比だけで決定され
るととＫｌ）、特性を自由に設定できる。仁のように積
分定数が一定であることは、演算増幅器の特性を均一化
できることを意味しておシ、集積回路化に適している。
すなわち、積分定数が一定でないと、各々の演算増幅器
の積分定数に合わせて各トランジスタのデイメンジ璽ン
を設定し、積分定数に合う演算増幅器を設計する必要が
生ずる。このため、積分定数を一定化できることは集積
化に有利である。
の積分定数に合わせて各トランジスタのデイメンジ璽ン
を設定し、積分定数に合う演算増幅器を設計する必要が
生ずる。このため、積分定数を一定化できることは集積
化に有利である。
第１２図および第１３図は、この発明の他の実施例を示
すもので、上記第８図、第１１図の回路Ｋ＞けるスイッ
チドキャノ中シタ回路２２゜１４．１６および１１ ｆ
ｆ、 １１４．１１５の電源Ｖｌ！ＩとＶＳＳとを入れ
換えた本のである。？：、のような構成においても上記
実施例と同様に、スイッチドキャ／ｆシタ回路を等制約
な抵抗として動作させることができる・ なお、上述した各実施例において、演算増幅々変形が可
能であシ、例えば降圧回路等の電流消費の少ない回路を
使用しても良いのはもちろんである。また、入力初段に
ＭＯＳ ）ランジスタを使用した演算増幅器ｊＪＤ場合
場合及非反転入力端）の入力インピーダンスは＃１ぼ無
限大となるため、前記バイアス回路として入力インピー
ダンスが高くて屯良く、このようなノ量イアス回路は消
費電流を少なくすることが十分可能である。
すもので、上記第８図、第１１図の回路Ｋ＞けるスイッ
チドキャノ中シタ回路２２゜１４．１６および１１ ｆ
ｆ、 １１４．１１５の電源Ｖｌ！ＩとＶＳＳとを入れ
換えた本のである。？：、のような構成においても上記
実施例と同様に、スイッチドキャ／ｆシタ回路を等制約
な抵抗として動作させることができる・ なお、上述した各実施例において、演算増幅々変形が可
能であシ、例えば降圧回路等の電流消費の少ない回路を
使用しても良いのはもちろんである。また、入力初段に
ＭＯＳ ）ランジスタを使用した演算増幅器ｊＪＤ場合
場合及非反転入力端）の入力インピーダンスは＃１ぼ無
限大となるため、前記バイアス回路として入力インピー
ダンスが高くて屯良く、このようなノ量イアス回路は消
費電流を少なくすることが十分可能である。
なお、上記バイアス回路の出力電位は、第７図における
電位ｖｒ＊ｆと同電位であシ、この電位を第７図の電位
Ｖｒ＋ｅｆとして使用することが考えられる。しかし、
このバイアス回路の出力電位は電源に比較して高インビ
ーＩンスであるため、スイッチドキャノ譬シタの接点が
接続されるとこの電位が変化してしまう、このため、積
分定数が変化してしまうとともに、演算増幅器の非反転
入力の変化によってその出力を変化させるという誤動作
を生ずるので、実用上このような構（１ 成は不可能である。し九がって第９図に示した回路にお
いては、演算増幅器の非反転入力端のみに）臂イアス回
路の出力電位を与え、スイッチドヤヤ／４シタ回路には
ノ中イアス回路の出力電位は使用していない。
電位ｖｒ＊ｆと同電位であシ、この電位を第７図の電位
Ｖｒ＋ｅｆとして使用することが考えられる。しかし、
このバイアス回路の出力電位は電源に比較して高インビ
ーＩンスであるため、スイッチドキャノ譬シタの接点が
接続されるとこの電位が変化してしまう、このため、積
分定数が変化してしまうとともに、演算増幅器の非反転
入力の変化によってその出力を変化させるという誤動作
を生ずるので、実用上このような構（１ 成は不可能である。し九がって第９図に示した回路にお
いては、演算増幅器の非反転入力端のみに）臂イアス回
路の出力電位を与え、スイッチドヤヤ／４シタ回路には
ノ中イアス回路の出力電位は使用していない。
以上説明したようにこの発明によれば、スイッチドキャ
Δシタ回路の放電経路に対して演算増幅器用の電源を使
用し、且つこの演算増幅器用電源を用いて演算増幅器の
非反転入力端にバイアスを印加する九めのバイアス回路
を設けたスイッチドキャノ譬シタ積分器でノ量ンドノ量
スフイルタを構成したので、使用電源数を減少して単一
電源化でき、集積回路化に際して電源端子数が少なくて
済むので、集積回路化が容易なノ童ンドノ譬スフィルタ
が得られる。
Δシタ回路の放電経路に対して演算増幅器用の電源を使
用し、且つこの演算増幅器用電源を用いて演算増幅器の
非反転入力端にバイアスを印加する九めのバイアス回路
を設けたスイッチドキャノ譬シタ積分器でノ量ンドノ量
スフイルタを構成したので、使用電源数を減少して単一
電源化でき、集積回路化に際して電源端子数が少なくて
済むので、集積回路化が容易なノ童ンドノ譬スフィルタ
が得られる。
第１図はスイッチドキャパシタ回路の基本回路の異なる
動作状態を示す回路図、第２図は第１図の等価回路、第
３図および第４図はそれぞれ従来の建う−、積、分器を
示す回路図、第５図。 第６図はそれぞれ従来のスイッチドキャパシタ積分器の
異な石動作状刺を示す回路図、第７図ハ従来のパントノ
？スフィルタの回路図、第８図はζノ発明の一実施例に
係る／者ンドノクスフィルタを示す回路図、第９図、第
１０図はそれぞれ上記第８図の回路動作を説明する丸め
の回路図。 第１１図〜第１３図はそれぞれこの発明の他の実施例を
示す回路図である。 ３２．３３’・・・演算増幅器、’；ｒ２．Ｆ＃、ｖｓ
。 Ｉ Ｊ Ｊ、 １１４． Ｊ １５・・・スイッチ
ドキャノ譬シタ回路、’；ＩＩ、１１１・・・信号入力
端子、１３゜１１３ ・・・出力端子、ＣＪｌ ｍ Ｃ
ｌ１ｌ ｅ ｃ、、、 ＃ ｃ、、、 ｅＣｓｓｍ Ｉ
Ｃｌ４ｌ ・・・スイッチングキャ／ナシタ、Ｃｆ
Ｍ〜Ｃｆ４ ｍ Ｃｌ１ｌ Ｉ Ｃ１４ｍ ・・”Ｆ
’ｒ ” シｌ、ｖＤＤ ｅ ｖｓｓ・・・電源、Ｒ
・・・抵抗。
動作状態を示す回路図、第２図は第１図の等価回路、第
３図および第４図はそれぞれ従来の建う−、積、分器を
示す回路図、第５図。 第６図はそれぞれ従来のスイッチドキャパシタ積分器の
異な石動作状刺を示す回路図、第７図ハ従来のパントノ
？スフィルタの回路図、第８図はζノ発明の一実施例に
係る／者ンドノクスフィルタを示す回路図、第９図、第
１０図はそれぞれ上記第８図の回路動作を説明する丸め
の回路図。 第１１図〜第１３図はそれぞれこの発明の他の実施例を
示す回路図である。 ３２．３３’・・・演算増幅器、’；ｒ２．Ｆ＃、ｖｓ
。 Ｉ Ｊ Ｊ、 １１４． Ｊ １５・・・スイッチ
ドキャノ譬シタ回路、’；ＩＩ、１１１・・・信号入力
端子、１３゜１１３ ・・・出力端子、ＣＪｌ ｍ Ｃ
ｌ１ｌ ｅ ｃ、、、 ＃ ｃ、、、 ｅＣｓｓｍ Ｉ
Ｃｌ４ｌ ・・・スイッチングキャ／ナシタ、Ｃｆ
Ｍ〜Ｃｆ４ ｍ Ｃｌ１ｌ Ｉ Ｃ１４ｍ ・・”Ｆ
’ｒ ” シｌ、ｖＤＤ ｅ ｖｓｓ・・・電源、Ｒ
・・・抵抗。
Claims (1)
- 第１の演算増幅器と、この演算増幅器の反転入力端と出
力端との間に接続される第１のキャパシタと、入力信号
電圧が印加される信号入力端子と上記演算増幅器の反転
入力端との間に設けられる第１のキャパシタ手段と、上
記第１の演算増幅器の′出力が第２のキャパシタ手段を
介して反転入力端に供給される第２の演算項＠鮨と、上
記第２の演算増幅器の反転入力端と出力端との間に接続
される第２のキャパシタと、上記第２の演算増幅器の出
力端に接続され九スイ、チドキャパシタ回路を含む帰還
手段と、上記第１および第２の演算増幅器の非反転入力
端に接続されこの演算増幅器用の一方および他方の電源
から所定の電位を得るバイアス回路とを具備することを
特徴とするパントノ臂スフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13723581A JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
| US06/394,874 US4520283A (en) | 1981-09-01 | 1982-07-02 | Band pass filter with a switched capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13723581A JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839110A true JPS5839110A (ja) | 1983-03-07 |
| JPH0474888B2 JPH0474888B2 (ja) | 1992-11-27 |
Family
ID=15193932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13723581A Granted JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839110A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441443A (en) * | 1977-09-07 | 1979-04-02 | Toshiba Corp | Integrated circuit device |
| JPS55116117A (en) * | 1979-03-01 | 1980-09-06 | Nec Corp | Information processor |
-
1981
- 1981-09-01 JP JP13723581A patent/JPS5839110A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441443A (en) * | 1977-09-07 | 1979-04-02 | Toshiba Corp | Integrated circuit device |
| JPS55116117A (en) * | 1979-03-01 | 1980-09-06 | Nec Corp | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474888B2 (ja) | 1992-11-27 |
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