JPH0474888B2 - - Google Patents
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- JPH0474888B2 JPH0474888B2 JP56137235A JP13723581A JPH0474888B2 JP H0474888 B2 JPH0474888 B2 JP H0474888B2 JP 56137235 A JP56137235 A JP 56137235A JP 13723581 A JP13723581 A JP 13723581A JP H0474888 B2 JPH0474888 B2 JP H0474888B2
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- JP
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- operational amplifier
- capacitor
- input terminal
- inverting input
- circuit
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- 239000003990 capacitor Substances 0.000 claims description 122
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
この発明は、スイツチドキヤパシタ積分器で構
成され例えば電子フイルタ、音声認識回路、音声
合成回路等に用いられるバンド パス フイルタ
に関する。
成され例えば電子フイルタ、音声認識回路、音声
合成回路等に用いられるバンド パス フイルタ
に関する。
第１図はスイツチドキヤパシタ回路の基本回
路、第２図はその等価回路を示す。第１図におい
て、切換スイツチＳの第１接点ａは入力端子１１
に、また第２接点ｂは出力端子１２に、また共通
接続点ｃはキヤパシタCSを介して接地端にそれぞ
れ接続されている。上記入力端子１１、出力端子
１２には対接地電位Vi，Vpが加えられ、前記ス
イツチＳは１秒間にS回切り換えられる。いま、
第１図ａに示すようにスイツチＳが入力端子１１
側に接続されたとき、キヤパシタCSに充電される
電荷Q1は「Q1＝CS・Vi」となる。次に第１図ｂ
に示すようにスイツチＳが出力端子１２側に接続
されると、キヤパシタCSの電荷Q2は「Q2＝CS・
Vp」となる。従つて、スイツチＳが入力端子１
１側から出力端子１２側へ切り換わる一連の動作
により、入力端子１１から出力端子１２へΔQの
電荷が移動したと考えられる。
路、第２図はその等価回路を示す。第１図におい
て、切換スイツチＳの第１接点ａは入力端子１１
に、また第２接点ｂは出力端子１２に、また共通
接続点ｃはキヤパシタCSを介して接地端にそれぞ
れ接続されている。上記入力端子１１、出力端子
１２には対接地電位Vi，Vpが加えられ、前記ス
イツチＳは１秒間にS回切り換えられる。いま、
第１図ａに示すようにスイツチＳが入力端子１１
側に接続されたとき、キヤパシタCSに充電される
電荷Q1は「Q1＝CS・Vi」となる。次に第１図ｂ
に示すようにスイツチＳが出力端子１２側に接続
されると、キヤパシタCSの電荷Q2は「Q2＝CS・
Vp」となる。従つて、スイツチＳが入力端子１
１側から出力端子１２側へ切り換わる一連の動作
により、入力端子１１から出力端子１２へΔQの
電荷が移動したと考えられる。
ΔQ＝Q1−Q2＝CS（Vi−Vp） ……(1)
スイツチＳは毎秒S回切り換わるので、入力端
子１１から出力端子１２への平均電流ｉとして、 ｉ＝ΔQ・S＝CS（Vi−Vp）S ……(2) が流れることになる。
子１１から出力端子１２への平均電流ｉとして、 ｉ＝ΔQ・S＝CS（Vi−Vp）S ……(2) が流れることになる。
スイツチＳの切換え周波数Sが電圧Vi，Vpの周
波数より充分大きければ、電流ｉはVi，Vpの瞬
時値で定まる電流に等しくなり、第１図の回路は
第２図に示すように入力端子１１、出力端子１２
間に抵抗Ｒが接続された回路と等価になる。ここ
で、 Ｒ＝Vi−Vp／ｉ＝１／CS・S ……(3) である。
波数より充分大きければ、電流ｉはVi，Vpの瞬
時値で定まる電流に等しくなり、第１図の回路は
第２図に示すように入力端子１１、出力端子１２
間に抵抗Ｒが接続された回路と等価になる。ここ
で、 Ｒ＝Vi−Vp／ｉ＝１／CS・S ……(3) である。
すなわち、上記のようにキヤパシタCSをスイツ
チングすることにより等価的に抵抗Ｒを得ること
がスイツチドキヤパシタ回路であり、この等価抵
抗を使つて積分器を構成したものがスイツチドキ
ヤパシタ積分器である。
チングすることにより等価的に抵抗Ｒを得ること
がスイツチドキヤパシタ回路であり、この等価抵
抗を使つて積分器を構成したものがスイツチドキ
ヤパシタ積分器である。
第３図は演算増幅器３１を使つたミラー積分器
を示しており、この入出力特性が次式で与えられ
ることは良く知られている。
を示しており、この入出力特性が次式で与えられ
ることは良く知られている。
Vp／Vi＝−１／Ｓ・RS・Cf ……(4)
Vi：入力電圧
Vp：出力電圧
RS：入力端子１１と演算増幅器３１の反転入
力端（−）との間に接続された入力抵抗 CS：演算増幅器３１の出力端と反転入力端
（−）との間に接続されたキヤパシタ なお、第３図中VDD，VSS電源であり、演算増
幅器３１の非反転入力端（＋）は接地されてい
る。
力端（−）との間に接続された入力抵抗 CS：演算増幅器３１の出力端と反転入力端
（−）との間に接続されたキヤパシタ なお、第３図中VDD，VSS電源であり、演算増
幅器３１の非反転入力端（＋）は接地されてい
る。
第４図は第３図の抵抗RSの代わりにスイツチ
ドキヤパシタ回路４１を用いて構成されたミラー
積分器を示しており、入出力特性は前式(4)のRS
に前式(3)のＲを代入したものとなる。
ドキヤパシタ回路４１を用いて構成されたミラー
積分器を示しており、入出力特性は前式(4)のRS
に前式(3)のＲを代入したものとなる。
Vp／Vi＝−S／Ｓ（Cf／CS） ……(5)
つまり第４図のミラー積分器は、入出力特性が
キヤパシタCSとCfの容量比およびスイツチＳの切
換周波数Sの関数、特に周波数Sの一次式となつ
ている。このため、周波数Sに比例して積分時定
数を変化させ得ることを示しており、第４図のミ
ラー積分器をフイルタの構成単位として用いれば
フイルタリング周波数を切換周波数Sに比例して
変えることが可能となる。
キヤパシタCSとCfの容量比およびスイツチＳの切
換周波数Sの関数、特に周波数Sの一次式となつ
ている。このため、周波数Sに比例して積分時定
数を変化させ得ることを示しており、第４図のミ
ラー積分器をフイルタの構成単位として用いれば
フイルタリング周波数を切換周波数Sに比例して
変えることが可能となる。
一方、第５図および第６図はそれぞれ第４図と
等価なミラー積分器を示しており、スイツチドキ
ヤパシタ回路５０および６０は、２個の切換スイ
ツチS1，S2によりキヤパシタCSの両端を同時に切
換えるように構成されている。すなわち、第１の
切換スイツチS1の第１接点a1が入力端子１１に、
まあ第２の切換スイツチS2の第１接点a2が演算増
幅器３１の反転入力端（−）に接続され、上記ス
イツチS1，S2の第２接点b1，b2は一括されて基準
電源Vref（本例では接地電位）に接続されている。
等価なミラー積分器を示しており、スイツチドキ
ヤパシタ回路５０および６０は、２個の切換スイ
ツチS1，S2によりキヤパシタCSの両端を同時に切
換えるように構成されている。すなわち、第１の
切換スイツチS1の第１接点a1が入力端子１１に、
まあ第２の切換スイツチS2の第１接点a2が演算増
幅器３１の反転入力端（−）に接続され、上記ス
イツチS1，S2の第２接点b1，b2は一括されて基準
電源Vref（本例では接地電位）に接続されている。
第５図ａ，ｂはそれぞれ、スイツチドキヤパシ
タ回路を等価的に正の抵抗値を有する抵抗として
用いたものである。いま、第５図ａに示すように
切換えスイツチS1，S2がそれぞれ第２接点b1，b2
側に接続されているとき、キヤパシタCSの電荷は
放電され零になつている。次に、第５図ｂに示す
ように切換スイツチS1，S2がそれぞれ第１接点
a1，a2側に接続されると、キヤパシタCSには次式
のような電荷Ｑがチヤージされる。
タ回路を等価的に正の抵抗値を有する抵抗として
用いたものである。いま、第５図ａに示すように
切換えスイツチS1，S2がそれぞれ第２接点b1，b2
側に接続されているとき、キヤパシタCSの電荷は
放電され零になつている。次に、第５図ｂに示す
ように切換スイツチS1，S2がそれぞれ第１接点
a1，a2側に接続されると、キヤパシタCSには次式
のような電荷Ｑがチヤージされる。
Ｑ＝CS（Vi−Vi′） ……(6)
Vi：入力端子１１の電圧
Vi′：演算増幅器３１の反転入力端（−）の電
圧したがつて、このときのキヤパシタCSの平均
電流ｉは、切換スイツチS1，S2のスイツチング
周波数をSとすると ｉ＝CS（Vi−Vi′）S ……(7) となり、第１接点a1，a2間の等価抵抗Ｒは Ｒ＝Vi−Vi′／ｉ＝１／CS・S ……(8) となり、前式(3)と同様になる。
圧したがつて、このときのキヤパシタCSの平均
電流ｉは、切換スイツチS1，S2のスイツチング
周波数をSとすると ｉ＝CS（Vi−Vi′）S ……(7) となり、第１接点a1，a2間の等価抵抗Ｒは Ｒ＝Vi−Vi′／ｉ＝１／CS・S ……(8) となり、前式(3)と同様になる。
第６図ａ，ｂはそれぞれスイツチドキヤパシタ
回路を等価的に負性抵抗として用いたもので、い
ま、第６図ａに示すように切換スイツチS1，S2が
それぞれa1，b2側に接続されているときキヤパシ
タCSには次式のような電荷Ｑがチヤージされる。
回路を等価的に負性抵抗として用いたもので、い
ま、第６図ａに示すように切換スイツチS1，S2が
それぞれa1，b2側に接続されているときキヤパシ
タCSには次式のような電荷Ｑがチヤージされる。
Ｑ＝CS・Vi ……(9)
次に、第６図ｂに示すように切換スイツチS1，
S2がそれぞれb1，a2側に接続されると、前式(9)の
電荷Ｑが演算増幅器３１の反転入力端（−）に供
給されこの切換操作の繰り返しによつて等価的な
抵抗回路が構成される。
S2がそれぞれb1，a2側に接続されると、前式(9)の
電荷Ｑが演算増幅器３１の反転入力端（−）に供
給されこの切換操作の繰り返しによつて等価的な
抵抗回路が構成される。
上述したようなスイツチドキヤパシタ回路を用
いたミラー積分器でバンド パス フイルタを構
成すると第７図に示すようになる。すなわち、入
力端子７１に供給された入力信号Viは、キヤパシ
タCS11を介して演算増幅器３１の反転入力端
（−）に供給される。この演算増幅器３１には電
源VDD，VSSが供給されており、その出力端は次
段のスイツチドキヤパシタ回路７２に接続される
とともに、キヤパシタCf1を介して反転入力端
（−）に接続され、非反転入力端（＋）には基準
電源Vref（本例では接地電位）が供給されている。
そして、上記演算増幅器３１の出力信号は、等価
的な正抵抗として働くスイツチドキヤパシタ回路
７２を介して第２の演算増幅器３１′の反転入力
端（−）に供給される。上記演算増幅器３１′に
は電源VDD，VSSが供給されており、その出力端
は出力端子７３に接続されるとともに、キヤパシ
タCf2を介してその反転入力端（−）に接続され、
非反転入力端（＋）には基準電源Vref（接地電位）
が供給されている。さらに、演算増幅器３１′の
出力端は、正抵抗として働らくスイツチドキヤパ
シタ回路７４を介してその反転入力端（−）に接
続されるとともに、負性抵抗として働らくスイツ
チドキヤパシタ回路７５を介して第１の演算増幅
器３１の反転入力端（−）に接続されて、上記第
２の演算増幅器３１′の出力信号をフイードバツ
クするように構成されている。
いたミラー積分器でバンド パス フイルタを構
成すると第７図に示すようになる。すなわち、入
力端子７１に供給された入力信号Viは、キヤパシ
タCS11を介して演算増幅器３１の反転入力端
（−）に供給される。この演算増幅器３１には電
源VDD，VSSが供給されており、その出力端は次
段のスイツチドキヤパシタ回路７２に接続される
とともに、キヤパシタCf1を介して反転入力端
（−）に接続され、非反転入力端（＋）には基準
電源Vref（本例では接地電位）が供給されている。
そして、上記演算増幅器３１の出力信号は、等価
的な正抵抗として働くスイツチドキヤパシタ回路
７２を介して第２の演算増幅器３１′の反転入力
端（−）に供給される。上記演算増幅器３１′に
は電源VDD，VSSが供給されており、その出力端
は出力端子７３に接続されるとともに、キヤパシ
タCf2を介してその反転入力端（−）に接続され、
非反転入力端（＋）には基準電源Vref（接地電位）
が供給されている。さらに、演算増幅器３１′の
出力端は、正抵抗として働らくスイツチドキヤパ
シタ回路７４を介してその反転入力端（−）に接
続されるとともに、負性抵抗として働らくスイツ
チドキヤパシタ回路７５を介して第１の演算増幅
器３１の反転入力端（−）に接続されて、上記第
２の演算増幅器３１′の出力信号をフイードバツ
クするように構成されている。
次に、上記のような構成において動作を説明す
る。入力端子７１に供給された入力信号Viは、キ
ヤパシタCS11およびCf1の容量比により、演算増
幅器３１によつて増幅される。また、演算増幅器
３１′の出力信号VpにおけるキヤパシタCS12，Cf1
およびスイツチング周波数Sで定まる積分定数の
積分器としても働くため、入力信号Viの増幅値と
演算増幅器３１′の出力Vpの積分値の和がこの演
算増幅器３１の出力Vaとなる。ここで、演算増
幅器３１′の出力Vpの積分値は、キヤパシタCS12
を有するスイツチドキヤパシタ回路７５を負性抵
抗として使用しているため、積分定数は負の値を
持つことになる。
る。入力端子７１に供給された入力信号Viは、キ
ヤパシタCS11およびCf1の容量比により、演算増
幅器３１によつて増幅される。また、演算増幅器
３１′の出力信号VpにおけるキヤパシタCS12，Cf1
およびスイツチング周波数Sで定まる積分定数の
積分器としても働くため、入力信号Viの増幅値と
演算増幅器３１′の出力Vpの積分値の和がこの演
算増幅器３１の出力Vaとなる。ここで、演算増
幅器３１′の出力Vpの積分値は、キヤパシタCS12
を有するスイツチドキヤパシタ回路７５を負性抵
抗として使用しているため、積分定数は負の値を
持つことになる。
上記演算増幅器３１の出力Vaは、スイツチド
キヤパシタ回路７２、演算増幅器３１′およびキ
ヤパシタCf2から成る積分器の入力となり、この
演算増幅器３１′の出力Vpをスイツチドキヤパシ
タ回路７４、キヤパシタCf2でフイードバツクし
た形で積分することになる。
キヤパシタ回路７２、演算増幅器３１′およびキ
ヤパシタCf2から成る積分器の入力となり、この
演算増幅器３１′の出力Vpをスイツチドキヤパシ
タ回路７４、キヤパシタCf2でフイードバツクし
た形で積分することになる。
したがつて、演算増幅器３１の出力Vaおよび
演算増幅器３１′の出力Vpは次式で表わされる。
演算増幅器３１′の出力Vpは次式で表わされる。
Va＝−CS11／Cf1Vi＋CS12／Ｓ・Cf1 S・Vp ……(10)
Vp＝−CS21／Ｓ・Cf2 S・Va−CS22／Ｓ・Cf2 S・Vp
……(11)
上式(10)を上式（11）に代入して伝達関数Ｈ（Ｓ）
を求めると、 Ｈ(s)＝VpVi＝ＳCs11／Cf1・Cs21／Cf2 s／S2＋ＳCs
22／Cf2 s＋Cs21／Cf2・Cs12／Cf1 s 2
……(12) ところで、２次のバンド パス フイルタの特
性式が次式で与えられることは良く知られてい
る。
を求めると、 Ｈ(s)＝VpVi＝ＳCs11／Cf1・Cs21／Cf2 s／S2＋ＳCs
22／Cf2 s＋Cs21／Cf2・Cs12／Cf1 s 2
……(12) ところで、２次のバンド パス フイルタの特
性式が次式で与えられることは良く知られてい
る。
Ｈ（ｓ）＝Ｑ・ωC・ＳS2＋ωC／ＱＳ＋ωC2 ……(13)
ωC：バンド パス中心周波数
Ｑ：特性定数
Ｇ：フイルタゲイン
いま、フイルタゲインＧ＝１とすると、
CS11／Cf1＝１ ……(14)
CS21／Cf2 S＝CS12／Cf1 S＝ωC ……(15)
CS22／Cf2 S＝ωC／Ｑ …(16)
となる。したがつて、上式（14），（15），（16）の
設定により希望するバンド パス フイルタが得
られる。
設定により希望するバンド パス フイルタが得
られる。
ところで、第４図、第５図および第６図に示し
たように、ミラー積分器として用いられるスイツ
チドキヤパシタ積分器は、演算増幅器用電源
VDD，VSSのため２個の端子および基準電源Vref
（接地）用の１個の端子を必要とする。したがつ
て、このミラー積分器で構成したバンド パス
フイルタも同様に３個の端子が必要であり、この
ようなバンド パス フイルタを二電源（VDD，
VSS）使用形の通常のランダムロジツクと混在さ
せるには、電源端子を一端子増やす必要が生ず
る。
たように、ミラー積分器として用いられるスイツ
チドキヤパシタ積分器は、演算増幅器用電源
VDD，VSSのため２個の端子および基準電源Vref
（接地）用の１個の端子を必要とする。したがつ
て、このミラー積分器で構成したバンド パス
フイルタも同様に３個の端子が必要であり、この
ようなバンド パス フイルタを二電源（VDD，
VSS）使用形の通常のランダムロジツクと混在さ
せるには、電源端子を一端子増やす必要が生ず
る。
しかしながら、電源端子を増やすことは、特に
集積回路においては致命的である。つまり集積回
路設計においては、設計期間の長期化および集積
回路のチツプ面積の増大、三電源端子のためのパ
ターン設計の難しさを招来し、またプリント板実
装時における電源増加はプリント板設計を難しく
し、且つコストの大幅な上昇をみることになるわ
けである。
集積回路においては致命的である。つまり集積回
路設計においては、設計期間の長期化および集積
回路のチツプ面積の増大、三電源端子のためのパ
ターン設計の難しさを招来し、またプリント板実
装時における電源増加はプリント板設計を難しく
し、且つコストの大幅な上昇をみることになるわ
けである。
この発明は上記のような事情に鑑みて成された
もので、その目的とするところは、精度の低下や
誤動作を招くことなく使用電源数を減少でき、集
積回路化に際して電源端子数が少なくて済むので
集積回路化が容易なバンド パス フイルタを提
供することである。
もので、その目的とするところは、精度の低下や
誤動作を招くことなく使用電源数を減少でき、集
積回路化に際して電源端子数が少なくて済むので
集積回路化が容易なバンド パス フイルタを提
供することである。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第８図はその構成を示すもので、上記第７図の
回路を単一電源化した回路である。図において、
第７図と同一部は同じ符号を付してその説明は省
略する。すなわち、スイツチドキヤパシタ回路７
２，７４の切換スイツチS1，S2の第２接点b1，b2
側に電源VDD電圧を供給して第２のスイツチング
手段とし、スイツチドキヤパシタ回路７５の切換
スイツチS1の第２接点b1側に電源VSS電圧を供給
するとともに、切換スイツチS2の第２接点b2側に
電源VDD電圧を供給する。さらに上記第１および
第２の演算増幅器３１，３１′の非反転入力端
（＋）に、上記電源VDD電圧と電源VSS電圧との中
間電圧を印加するためのバイアス回路を設けてい
る。
回路を単一電源化した回路である。図において、
第７図と同一部は同じ符号を付してその説明は省
略する。すなわち、スイツチドキヤパシタ回路７
２，７４の切換スイツチS1，S2の第２接点b1，b2
側に電源VDD電圧を供給して第２のスイツチング
手段とし、スイツチドキヤパシタ回路７５の切換
スイツチS1の第２接点b1側に電源VSS電圧を供給
するとともに、切換スイツチS2の第２接点b2側に
電源VDD電圧を供給する。さらに上記第１および
第２の演算増幅器３１，３１′の非反転入力端
（＋）に、上記電源VDD電圧と電源VSS電圧との中
間電圧を印加するためのバイアス回路を設けてい
る。
上記中間電圧は、電源VDD，VSSによつて生成
されるものであり、その大きさは演算増幅器３
１，３１′の特性によつて適切に選定される。い
ま上記中間電圧として、例えば「１／２（VDD− VSS）」を得る場合には、第８図に示すように、電
源VDDとVSSとの間に抵抗Ｒ，Ｒを直列接続し、
この接続点Ｅをそれぞれの非反転入力端（＋）に
接続すれば良い。
されるものであり、その大きさは演算増幅器３
１，３１′の特性によつて適切に選定される。い
ま上記中間電圧として、例えば「１／２（VDD− VSS）」を得る場合には、第８図に示すように、電
源VDDとVSSとの間に抵抗Ｒ，Ｒを直列接続し、
この接続点Ｅをそれぞれの非反転入力端（＋）に
接続すれば良い。
上述した構成においても第７図に示した回路と
同じ出力が得られる。以下、スイツチドキヤパシ
タ回路を正抵抗として用いたミラー積分器７２，
７４と、負性抵抗として使用したミラー積分器７
５についてその動作を詳しく説明する。
同じ出力が得られる。以下、スイツチドキヤパシ
タ回路を正抵抗として用いたミラー積分器７２，
７４と、負性抵抗として使用したミラー積分器７
５についてその動作を詳しく説明する。
第９図はスイツチドキヤパシタ回路を正抵抗と
して用いたミラー積分器である。いま、第９図ａ
に示すように第２の動作期で切換スイツチS1，S2
が第２接点b1，b2側に接続されているとき、キヤ
パシタCS11は両端が電源VDDに接続され、その電
荷は放電されて零になつている。この状態は前述
した第５図ａの場合と同様である。次に第１の動
作期で切換スイツチS1，S2が第９図ｂに示すよう
に第１接点a1，a2側に接続されると、キヤパシタ
CS11には Ｑ＝CS11（Vi，Vi′） ……(17) Vi：入力端子７１の電圧 Vi′：演算増幅器３１の反転入力端（−）の電圧
の電荷がチヤージされる。そしてこのとき、キ
ヤパシタCS11の平均電流ｉは ｉ＝CS11（Vi−Vi′）S …(18) となり、その等価抵抗Ｒは Ｒ＝Vi−Vi′／ｉ＝１／CS11・S …(19) となり、上式(19)は前式(3)と同じである。
して用いたミラー積分器である。いま、第９図ａ
に示すように第２の動作期で切換スイツチS1，S2
が第２接点b1，b2側に接続されているとき、キヤ
パシタCS11は両端が電源VDDに接続され、その電
荷は放電されて零になつている。この状態は前述
した第５図ａの場合と同様である。次に第１の動
作期で切換スイツチS1，S2が第９図ｂに示すよう
に第１接点a1，a2側に接続されると、キヤパシタ
CS11には Ｑ＝CS11（Vi，Vi′） ……(17) Vi：入力端子７１の電圧 Vi′：演算増幅器３１の反転入力端（−）の電圧
の電荷がチヤージされる。そしてこのとき、キ
ヤパシタCS11の平均電流ｉは ｉ＝CS11（Vi−Vi′）S …(18) となり、その等価抵抗Ｒは Ｒ＝Vi−Vi′／ｉ＝１／CS11・S …(19) となり、上式(19)は前式(3)と同じである。
したがつて、第９図に示した回路は前述した第
５図の回路と同じ働らきをし、この積分器の出力
特性が前式(5)と同じように Va／Vi＝−S／Ｓ（Cf1／CS11） となることを意味している。つまり、前述した第
５図の回路におけるスイツチドキヤパシタ回路５
０に接続される基準電源Vrefを第９図に示すよう
に演算増幅器用電源VDDに置き換えても積分器と
しての動作に支障をきたさないことになる。
５図の回路と同じ働らきをし、この積分器の出力
特性が前式(5)と同じように Va／Vi＝−S／Ｓ（Cf1／CS11） となることを意味している。つまり、前述した第
５図の回路におけるスイツチドキヤパシタ回路５
０に接続される基準電源Vrefを第９図に示すよう
に演算増幅器用電源VDDに置き換えても積分器と
しての動作に支障をきたさないことになる。
第１０図はスイツチドキヤパシタ回路を負性抵
抗として用いたミラー積分器である。いま、第１
０図ａに示すように第２の動作期で切換スイツチ
S1が第１接点a1側に、スイツチS2が第２接点b2側
に接続されているとき、スイツチドキヤパシタ
CS21の両端には電位差「Va−VDD」が印加される
ため、次式に示すような電荷Qaが充電される。
抗として用いたミラー積分器である。いま、第１
０図ａに示すように第２の動作期で切換スイツチ
S1が第１接点a1側に、スイツチS2が第２接点b2側
に接続されているとき、スイツチドキヤパシタ
CS21の両端には電位差「Va−VDD」が印加される
ため、次式に示すような電荷Qaが充電される。
Qa＝CS21（Va−VDD）′
次に、第１の動作期でｂ図に示すように切換ス
イツチS1が第２接点b1側に、スイツチS2が第１接
点a2側に接続されると、キヤパシタCS21の両端に
は電位差「VSS−Va′」が印加されるため、電荷
量Qbは次式で示される。
イツチS1が第２接点b1側に、スイツチS2が第１接
点a2側に接続されると、キヤパシタCS21の両端に
は電位差「VSS−Va′」が印加されるため、電荷
量Qbは次式で示される。
Qb＝CS21（VSS−Va′）
したがつて「VSS＝０」とおくと、この時の電
荷の移動量ΔQは、 ΔQ＝−（Qa−Qb） ＝−CS21（Va＋Va′−VDD） ……(20) となる。上記演算増幅器３１の非反転入力端
（＋）には、バイアス回路によつて「VDD／２」
の電位が与えられており，電位Va′は第６図の場
合と同様に、演算増幅器３１が仮想的に「VDD／
２」に接続されるように働らくため、「Va′＝
VDD／２」とおくと前式（20）は、 ΔQ＝−CS21（Va−Va′） となり、接点a1，a2間に流れる平均電流ｉと等価
抵抗Ｒは次式のようになる。
荷の移動量ΔQは、 ΔQ＝−（Qa−Qb） ＝−CS21（Va＋Va′−VDD） ……(20) となる。上記演算増幅器３１の非反転入力端
（＋）には、バイアス回路によつて「VDD／２」
の電位が与えられており，電位Va′は第６図の場
合と同様に、演算増幅器３１が仮想的に「VDD／
２」に接続されるように働らくため、「Va′＝
VDD／２」とおくと前式（20）は、 ΔQ＝−CS21（Va−Va′） となり、接点a1，a2間に流れる平均電流ｉと等価
抵抗Ｒは次式のようになる。
ｉ＝ΔQ・S＝CS21（Va−Va′）・S ……(21)
Ｒ＝Va−Va′／ｉ＝−１／CS21・S ……(22)
上式（21），（22）を前式（18），（19）と比較す
ると、このスイツチドキヤパシタ回路が負性抵抗
として作用することがわかる。
ると、このスイツチドキヤパシタ回路が負性抵抗
として作用することがわかる。
したがつて、第１０図の回路は前述した第６図
の回路と同じ働らきをし、この積分器の入出力特
性は下式で示される。
の回路と同じ働らきをし、この積分器の入出力特
性は下式で示される。
Vp／Va＝CS21／Ｓ・Cf2 S ………(23)
上述したように、第８図に示したバンド パス
フイルタを構成するスイツチドキヤパシタ回路
７２，７４，７５は、電源VDD，VSSの二端子で
構成することが可能である。
フイルタを構成するスイツチドキヤパシタ回路
７２，７４，７５は、電源VDD，VSSの二端子で
構成することが可能である。
したがつて、第８図に示したバンド パス フ
イルタは電源VDD，VSSの二電源で動作し、第７
図に示した回路と同様なフイルタ動作を行なう。
イルタは電源VDD，VSSの二電源で動作し、第７
図に示した回路と同様なフイルタ動作を行なう。
第１１図は、この発明の他の実施例を示す回路
で、入力端子１１１に供給された入力信号Viは、
スイツチドキヤパシタ回路１１２を介して第１の
演算増幅器３１の反転入力端（−）に供給され
る。この演算増幅器３１には電源VDD，VSSが供
給されており、その出力端は出力端子１１３に接
続されるとともに、スイツチドキヤパシタ回路１
１４、キヤパシタCS42から成る第２のキヤパシタ
手段を介して第２の演算増幅器３１′の反転入力
端に接続される。上記演算増幅器３１′には電源
VDD，VSSが供給されており、その出力端はキヤ
パシタCf4を介して反転入力端（−）に接続され
るとともに、スイツチドキヤパシタ回路１１５を
介して上記第１の演算増幅器３１の反転入力端
（−）に接続される。また、上記第１、第２の演
算増幅器３１，３１′の非反転入力端（＋）は、
電源VDDとVSSとの間に直列接続された抵抗Ｒ，
Ｒの接続点Ｅに接続されて所定のバイアスを得る
ようにして成る。
で、入力端子１１１に供給された入力信号Viは、
スイツチドキヤパシタ回路１１２を介して第１の
演算増幅器３１の反転入力端（−）に供給され
る。この演算増幅器３１には電源VDD，VSSが供
給されており、その出力端は出力端子１１３に接
続されるとともに、スイツチドキヤパシタ回路１
１４、キヤパシタCS42から成る第２のキヤパシタ
手段を介して第２の演算増幅器３１′の反転入力
端に接続される。上記演算増幅器３１′には電源
VDD，VSSが供給されており、その出力端はキヤ
パシタCf4を介して反転入力端（−）に接続され
るとともに、スイツチドキヤパシタ回路１１５を
介して上記第１の演算増幅器３１の反転入力端
（−）に接続される。また、上記第１、第２の演
算増幅器３１，３１′の非反転入力端（＋）は、
電源VDDとVSSとの間に直列接続された抵抗Ｒ，
Ｒの接続点Ｅに接続されて所定のバイアスを得る
ようにして成る。
このような構成において、入力信号Viは、スイ
ツチドキヤパシタ回路１１２、キヤパシタCf3お
よび演算増幅器３１で構成される積分器入力とな
る。さらに、演算増幅器３１は、スイツチドキヤ
パシタ回路１１５、キヤパシタCf3とともに積分
器を構成しており、演算増幅器３１′の出力VBを
積分する。そして、上記入力信号Viと演算増幅器
３１′の出力VBとの積分値の和を出力Vpとして得
る。この出力Vpは、スイツチドキヤパシタ回路
１１４、キヤパシタCf4および演算増幅器３１′で
構成される積分器の入力となるとともに、キヤパ
シタCS42、キヤパシタCf4および演算増幅器３
１′から成る増幅器の入力となり、この演算結果
の和を出力VBとする。したがつて、第１、第２
の演算増幅器の出力Vp，VBはそれぞれ下式で表
わせる。
ツチドキヤパシタ回路１１２、キヤパシタCf3お
よび演算増幅器３１で構成される積分器入力とな
る。さらに、演算増幅器３１は、スイツチドキヤ
パシタ回路１１５、キヤパシタCf3とともに積分
器を構成しており、演算増幅器３１′の出力VBを
積分する。そして、上記入力信号Viと演算増幅器
３１′の出力VBとの積分値の和を出力Vpとして得
る。この出力Vpは、スイツチドキヤパシタ回路
１１４、キヤパシタCf4および演算増幅器３１′で
構成される積分器の入力となるとともに、キヤパ
シタCS42、キヤパシタCf4および演算増幅器３
１′から成る増幅器の入力となり、この演算結果
の和を出力VBとする。したがつて、第１、第２
の演算増幅器の出力Vp，VBはそれぞれ下式で表
わせる。
Vp＝−CS31／Ｓ・Cf3 S・Vi＋CS32／Ｓ・Cf3 S・VB…
…(24) VB＝−CS41／Ｓ・Cf4 S・Vp−CS42／Cf4Vp ……(25) 前式（25）を前式（24）に代入して伝達特性を
求めると Ｈ（ｓ）＝Vp／Vi＝−Ｓ・Cs31／Cf3 S／S2＋
ＳCs42／Cf4・Cs32／Cf3 S＋Cs41／Cf4・Cs32／Cf3・
S 2……(26) となる。
…(24) VB＝−CS41／Ｓ・Cf4 S・Vp−CS42／Cf4Vp ……(25) 前式（25）を前式（24）に代入して伝達特性を
求めると Ｈ（ｓ）＝Vp／Vi＝−Ｓ・Cs31／Cf3 S／S2＋
ＳCs42／Cf4・Cs32／Cf3 S＋Cs41／Cf4・Cs32／Cf3・
S 2……(26) となる。
前式（26）と前式（13）から
CS31／Cf3 S＝ωC ……(27)
CS42／Cf4・CS32／Cf3 S＝ωC／Ｑ ……(28)
CS41／Cf4・CS32／Cf3 S 2＝ωC2 ……(29)
となる。したがつて、
CS31／Cf3＝CS32／Cf3＝CS41／Cf4＝ωC2 ……(30)
CS42／Cf4＝１／Ｑ ……(31)
となり、積分器の積分定数をすべて同じにした回
路構成である。また、バンドパス特性を決定する
特性定数ＱもキヤパシタCS41，Cf4の比だけで決
定されることになり、特性を自由に設定できる。
このように積分定数が一定であることは、演算増
幅器の特性を均一化できることを意味しており、
集積回路化に適している。すなわち、積分定数が
一定でないと、各々の演算増幅器の積分定数に合
わせて各トランジスタのデイメンジヨンを設定
し、積分定数に合う演算増幅器を設計する必要が
生ずる。このため、積分定数を一定化できること
は集積化に有利である。
路構成である。また、バンドパス特性を決定する
特性定数ＱもキヤパシタCS41，Cf4の比だけで決
定されることになり、特性を自由に設定できる。
このように積分定数が一定であることは、演算増
幅器の特性を均一化できることを意味しており、
集積回路化に適している。すなわち、積分定数が
一定でないと、各々の演算増幅器の積分定数に合
わせて各トランジスタのデイメンジヨンを設定
し、積分定数に合う演算増幅器を設計する必要が
生ずる。このため、積分定数を一定化できること
は集積化に有利である。
第１２図および第１３図は、この発明の他の実
施例を示すもので、上記第８図、第１１図の回路
におけるスイツチドキヤパシタ回路７２，７４，
７５および１１２，１１４，１１５の電源VDDと
VSSとを入れ換えたものである。このような構成
においても上記実施例と同様に、スイツチドキヤ
パシタ回路を等価的な抵抗として動作させること
ができる。
施例を示すもので、上記第８図、第１１図の回路
におけるスイツチドキヤパシタ回路７２，７４，
７５および１１２，１１４，１１５の電源VDDと
VSSとを入れ換えたものである。このような構成
においても上記実施例と同様に、スイツチドキヤ
パシタ回路を等価的な抵抗として動作させること
ができる。
なお、上述した各実施例において、演算増幅器
３１，３１′の非反転入力端（＋）に電位（例え
ばVDD−VSS／２）を印加するためのバイアス回路は 種々変形が可能であり、例えば降圧回路等の電流
消費の少ない回路を使用しても良いのはもちろん
である。また、入力初段にMOSトランジスタを
使用した演算増幅器３１の場合、非反転入力端
（＋）の入力インピーダンスはほぼ無限大となる
ため、前記バイアス回路として入力インピーダン
スが高くても良く、このようなバイアス回路は消
費電流を少なくすることが十分可能である。
３１，３１′の非反転入力端（＋）に電位（例え
ばVDD−VSS／２）を印加するためのバイアス回路は 種々変形が可能であり、例えば降圧回路等の電流
消費の少ない回路を使用しても良いのはもちろん
である。また、入力初段にMOSトランジスタを
使用した演算増幅器３１の場合、非反転入力端
（＋）の入力インピーダンスはほぼ無限大となる
ため、前記バイアス回路として入力インピーダン
スが高くても良く、このようなバイアス回路は消
費電流を少なくすることが十分可能である。
なお、上記バイアス回路の出力電位は、第７図
における電位Vrefと同電位であり、この電位を第
７図の電位Vrefとして使用することが考えられ
る。しかし、このバイアス回路の出力電位は電源
に比較して高インピーダンスであるため、スイツ
チドキヤパシタの接点が接続されるところの電位
が変化してしまう。このため、積分定数が変化し
てしまうとともに、演算増幅器の非反転入力の変
化によつてその出力を変化させるという誤動作を
生ずるので、実用上このような構成は不可能であ
る。したがつて第９図に示した回路においては、
演算増幅器の非反転入力端のみにバイアス回路の
出力電位を与え、スイツチドキヤパシタ回路には
バイアス回路の出力電位は使用していない。
における電位Vrefと同電位であり、この電位を第
７図の電位Vrefとして使用することが考えられ
る。しかし、このバイアス回路の出力電位は電源
に比較して高インピーダンスであるため、スイツ
チドキヤパシタの接点が接続されるところの電位
が変化してしまう。このため、積分定数が変化し
てしまうとともに、演算増幅器の非反転入力の変
化によつてその出力を変化させるという誤動作を
生ずるので、実用上このような構成は不可能であ
る。したがつて第９図に示した回路においては、
演算増幅器の非反転入力端のみにバイアス回路の
出力電位を与え、スイツチドキヤパシタ回路には
バイアス回路の出力電位は使用していない。
以上説明したようにこの発明によれば、スイツ
チドキヤパシタ回路の放電経路に対して演算増幅
器用の電源を使用し、且つこの演算増幅器用電源
を用いて演算増幅器の非反転入力端にバイアス回
路を印加するためのバイアス回路を設けたスイツ
チドキヤパシタ積分器でバンドパスフイルタを構
成したので、精度の低下や誤動作を招くことなく
使用電源数を減少して単一電源化でき、集積回路
化に際して電源端子数が少なくて済むので、集積
回路化が容易なバンド パス フイルタが得られ
る。
チドキヤパシタ回路の放電経路に対して演算増幅
器用の電源を使用し、且つこの演算増幅器用電源
を用いて演算増幅器の非反転入力端にバイアス回
路を印加するためのバイアス回路を設けたスイツ
チドキヤパシタ積分器でバンドパスフイルタを構
成したので、精度の低下や誤動作を招くことなく
使用電源数を減少して単一電源化でき、集積回路
化に際して電源端子数が少なくて済むので、集積
回路化が容易なバンド パス フイルタが得られ
る。
第１図はスイツチドキヤパシタ回路の基本回路
の異なる動作状態を示す回路図、第２図は第１図
の等価回路、第３図および第４図はそれぞれ従来
のミラー積分器を示す回路図、第５図、第６図は
それぞれ従来のスイツチドキヤパシタ積分器の異
なる動作状態を示す回路図、第７図は従来のバン
ドパスフイルタの回路図、第８図はこの発明の一
実施例に係るバンドパスフイルタを示す回路図、
第９図、第１０図はそれぞれ上記第８図の回路動
作を説明するための回路図、第１１図〜第１３図
はそれぞれこの発明の他の実施例を示す回路図で
ある。 ３１，３１′……演算増幅器、７２，７４，７
５，１１２，１１４，１１５……スイツチドキヤ
パシタ回路、７１，１１１……信号入力端子、７
３，１１３……出力端子、CS12，CS21，CS22，
CS31，CS32，CS41……スイツチングキヤパシタ、
Cf1〜Cf4，CS11，CS42……キヤパシタ、VDD，VSS
……電源、Ｒ……抵抗。
の異なる動作状態を示す回路図、第２図は第１図
の等価回路、第３図および第４図はそれぞれ従来
のミラー積分器を示す回路図、第５図、第６図は
それぞれ従来のスイツチドキヤパシタ積分器の異
なる動作状態を示す回路図、第７図は従来のバン
ドパスフイルタの回路図、第８図はこの発明の一
実施例に係るバンドパスフイルタを示す回路図、
第９図、第１０図はそれぞれ上記第８図の回路動
作を説明するための回路図、第１１図〜第１３図
はそれぞれこの発明の他の実施例を示す回路図で
ある。 ３１，３１′……演算増幅器、７２，７４，７
５，１１２，１１４，１１５……スイツチドキヤ
パシタ回路、７１，１１１……信号入力端子、７
３，１１３……出力端子、CS12，CS21，CS22，
CS31，CS32，CS41……スイツチングキヤパシタ、
Cf1〜Cf4，CS11，CS42……キヤパシタ、VDD，VSS
……電源、Ｒ……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１の演算増幅器と、この第１の演算増幅器
の反転入力端と出力端との間に接続される第１の
キヤパシタと、入力信号電圧が印加される信号入
力端子と上記第１の演算増幅器の反転入力端との
間に設けられる第２のキヤパシタと、第２の演算
増幅器と、上記第１の演算増幅器の出力端と上記
第２の演算増幅器の反転入力端との間に設けられ
る第１のスイツチドキヤパシタ回路と、上記第２
の演算増幅器の反転入力端と出力端との間に接続
される第３のキヤパシタと、上記第２の演算増幅
器の出力端と上記第１の演算増幅器の反転入力端
との間に設けられる帰還用の第２のスイツチドキ
ヤパシタ回路と、上記第２の演算増幅器の出力端
と上記第２の演算増幅器の反転入力端との間に設
けられる帰還用の第３のスイツチドキヤパシタ回
路と、上記第１、第２の演算増幅器用の一方の電
源と他方の電源との間の電圧を分圧してバイアス
電圧を生成し、上記第１、第２の演算増幅器の非
反転入力端に供給するバイアス回路とを具備し、
上記第１のスイツチドキヤパシタ回路は、第１の
スイツチングキヤパシタと、第１の動作期にこの
第１のスイツチングキヤパシタを上記第１の演算
増幅器の出力端と上記第２の演算増幅器の反転入
力端との間に接続し、第２の動作期に上記第１の
スイツチングキヤパシタの両端を上記第１、第２
の演算増幅器用の一方の電源に接続して短絡する
第１のスイツチ手段とを有し、上記第２のスイツ
チドキヤパシタ回路は、第２のスイツチングキヤ
パシタと、上記第１の動作期にこの第２のスイツ
チングキヤパシタを上記第１、第２の演算増幅器
用の他方の電源と上記第１の演算増幅器の反転入
力端との間に接続し、上記第２の動作期に上記第
２のスイツチングキヤパシタを上記第２の演算増
幅器の出力端と上記第１、第２の演算増幅器の一
方の電源との間に接続する第２のスイツチ手段と
を有し、上記第３のスイツチングキヤパシタ回路
は、第３のスイツチングキヤパシタと、上記第１
の動作期にこの第３のスイツチングキヤパシタを
上記第２の演算増幅器の出力端と上記第２の演算
増幅器の反転入力端との間に接続し、上記第２の
動作期に上記第３のスイツチングキヤパシタの両
端を上記第１、第２の演算増幅器用の一方の電源
に接続して短絡する第３のスイツチ手段とを有
し、上記第２の演算増幅器の出力端から出力を得
ることを特徴とするバンド パス フイルタ。 ２ 第１の演算増幅器と、この第１の演算増幅器
の反転入力端と出力端との間に接続される第１の
キヤパシタと、入力信号電圧が印加される信号入
力端子と上記第１の演算増幅器の反転入力端との
間に設けられる第１のスイツチドキヤパシタ回路
と、第２の演算増幅器と、上記第１の演算増幅器
の出力端と上記第２の演算増幅器の反転入力端と
の間に設けられる第２のスイツチドキヤパシタ回
路と、上記第１の演算増幅器の出力端と上記第２
の演算増幅器の反転入力端との間に接続される第
２のキヤパシタと、上記第２の演算増幅器の反転
入力端と出力端との間に接続される第３のキヤパ
シタと、上記第２の演算増幅器の出力端と上記第
１の演算増幅器の反転入力端との間に設けられる
帰還用の第３のスイツチドキヤパシタ回路と、上
記第１、第２の演算増幅器用の一方の電源と他方
の電源との間の電圧を分圧してバイアス電圧を生
成し、上記第１、第２の演算増幅器の非反転入力
端に供給するバイアス回路とを具備し、上記第１
のスイツチドキヤパシタ回路は、第１のスイツチ
ングキヤパシタと、第１の動作期にこの第１のス
イツチングキヤパシタを上記信号入力端子と上記
第１の演算増幅器の反転入力端との間に接続し、
第２の動作期に上記第１のスイツチングキヤパシ
タの両端を上記第１、第２の演算増幅器用の一方
の電源に接続して短絡する第１のスイツチ手段と
を有し、上記第２のスイツチドキヤパシタ回路
は、第２のスイツチングキヤパシタと、上記第１
の動作期にこの第２のスイツチングキヤパシタを
上記第１の演算増幅器の出力端と上記第２の演算
増幅器の反転入力端との間に接続し、上記第２の
動作期に上記第２のスイツチングキヤパシタの両
端を上記第１、第２の演算増幅器用の一方の電源
との間に接続して短絡する第２のスイツチ手段と
を有し、上記第３のスイツチドキヤパシタ回路
は、第３のスイツチングキヤパシタと、上記第１
の動作期にこの第３のスイツチングキヤパシタを
上記第１、第２の演算増幅器用の他方の電源と上
記第１の演算増幅器の反転入力端との間に接続
し、上記第２の動作期に上記第３のスイツチング
キヤパシタを上記第２の演算増幅器の出力端と上
記第１、第２の演算増幅器用の一方の電源との間
に接続する第３のスイツチ手段とを有し、上記第
１の演算増幅器の出力端から出力を得ることを特
徴とするバンド パス フイルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13723581A JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
| US06/394,874 US4520283A (en) | 1981-09-01 | 1982-07-02 | Band pass filter with a switched capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13723581A JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839110A JPS5839110A (ja) | 1983-03-07 |
| JPH0474888B2 true JPH0474888B2 (ja) | 1992-11-27 |
Family
ID=15193932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13723581A Granted JPS5839110A (ja) | 1981-09-01 | 1981-09-01 | バンドパスフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839110A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441443A (en) * | 1977-09-07 | 1979-04-02 | Toshiba Corp | Integrated circuit device |
| JPS55116117A (en) * | 1979-03-01 | 1980-09-06 | Nec Corp | Information processor |
-
1981
- 1981-09-01 JP JP13723581A patent/JPS5839110A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441443A (en) * | 1977-09-07 | 1979-04-02 | Toshiba Corp | Integrated circuit device |
| JPS55116117A (en) * | 1979-03-01 | 1980-09-06 | Nec Corp | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839110A (ja) | 1983-03-07 |
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