JPH0541616A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH0541616A JPH0541616A JP3196729A JP19672991A JPH0541616A JP H0541616 A JPH0541616 A JP H0541616A JP 3196729 A JP3196729 A JP 3196729A JP 19672991 A JP19672991 A JP 19672991A JP H0541616 A JPH0541616 A JP H0541616A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- inverting amplifier
- output
- capacitors
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【構成】 アナログ入力信号を差動増幅回路を用い正転
増幅、及び反転増幅する演算増幅回路において、直列接
続した等しい容量の２つのコンデンサーの両端に正転増
幅回路の出力と反転増幅回路の出力を接続する手段と、
前記直列接続された２つのコンデンサーの中間点をグラ
ンドレベルに接続する手段と、反転増幅回路の出力が非
動作時に接続された、前記２つのコンデンサーの一端を
前記反転増幅回路のプラス入力に接続する手段を有する
演算増幅回路。 【効果】 正転・反転増幅回路のオフセットをコンデン
サーに蓄え動作時に１／２にし反転増幅器のプラス入力
に接続することにより、正転，反転増幅回路の出力オフ
セットを、キャンセルするという効果を有する。
増幅、及び反転増幅する演算増幅回路において、直列接
続した等しい容量の２つのコンデンサーの両端に正転増
幅回路の出力と反転増幅回路の出力を接続する手段と、
前記直列接続された２つのコンデンサーの中間点をグラ
ンドレベルに接続する手段と、反転増幅回路の出力が非
動作時に接続された、前記２つのコンデンサーの一端を
前記反転増幅回路のプラス入力に接続する手段を有する
演算増幅回路。 【効果】 正転・反転増幅回路のオフセットをコンデン
サーに蓄え動作時に１／２にし反転増幅器のプラス入力
に接続することにより、正転，反転増幅回路の出力オフ
セットを、キャンセルするという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅回路のオフセッ
ト調整に関する。
ト調整に関する。
【０００２】
【従来の技術】従来の演算増幅回路のオフセット調整を
図２に示す。１はアナログ入力信号端子であり正転増幅
回路２と、反転増幅回路３の入力である。正転増幅回路
２と、反転増幅回路３の出力４，５は外部回路に接続し
ている。反転増幅回路のプラス入力はアナログ・グラン
ド１２に抵抗２０（Ｒ２０），２１（Ｒ２１）を介して
接続している。抵抗２０，２１の分割点は高抵抗２２
（Ｒ２２）を介し外部出力端子２３となる。外部出力端
子２３は、外部外付け可変抵抗２６（Ｒ２６），２７
（Ｒ２７）で電源間２４（ＶＣＣ），２５（−ＶＣＣ）
を分割された点と接続する。図２に於ける抵抗２０，２
１，２２，２６，２７により差動増幅回路３のプラス入
力に与えられるバイアス電位Ｖは、電源電圧を＋ＶＣ
Ｃ，−ＶＣＣとすると以下で表される。
図２に示す。１はアナログ入力信号端子であり正転増幅
回路２と、反転増幅回路３の入力である。正転増幅回路
２と、反転増幅回路３の出力４，５は外部回路に接続し
ている。反転増幅回路のプラス入力はアナログ・グラン
ド１２に抵抗２０（Ｒ２０），２１（Ｒ２１）を介して
接続している。抵抗２０，２１の分割点は高抵抗２２
（Ｒ２２）を介し外部出力端子２３となる。外部出力端
子２３は、外部外付け可変抵抗２６（Ｒ２６），２７
（Ｒ２７）で電源間２４（ＶＣＣ），２５（−ＶＣＣ）
を分割された点と接続する。図２に於ける抵抗２０，２
１，２２，２６，２７により差動増幅回路３のプラス入
力に与えられるバイアス電位Ｖは、電源電圧を＋ＶＣ
Ｃ，−ＶＣＣとすると以下で表される。
【０００３】 Ｖ＝（Ｒ２７−Ｒ２６）＊Ｒ２１＊ＶＣＣ／（Ｒ２６＊ＲＡ ＋Ｒ２７＊ＲＡ＋Ｒ２６＊Ｒ２７） （但し ＲＡ＝Ｒ２１＋Ｒ２２）上記式に於て抵抗２
６（Ｒ２６）と抵抗２７が等しい時、前記差動増幅回路
のプラス入力電圧は、０ボルトとなりアナログ・グラン
ド電位となる。ＶＣＣを１２Ｖとし、 又各抵抗を Ｒ２７＋Ｒ２６＝１００Ｋ Ｒ２２＝１Ｍ Ｒ２１＝２０Ｋ とすることにより、差動増幅回路３のオフセット電圧は
±２４０ｍＶ変化することができ抵抗２６，２７を調整
することによりオフセット調整をおこなっていた。
６（Ｒ２６）と抵抗２７が等しい時、前記差動増幅回路
のプラス入力電圧は、０ボルトとなりアナログ・グラン
ド電位となる。ＶＣＣを１２Ｖとし、 又各抵抗を Ｒ２７＋Ｒ２６＝１００Ｋ Ｒ２２＝１Ｍ Ｒ２１＝２０Ｋ とすることにより、差動増幅回路３のオフセット電圧は
±２４０ｍＶ変化することができ抵抗２６，２７を調整
することによりオフセット調整をおこなっていた。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術では外付け抵抗２６，２７に於て出力レベルを正転増
幅，反転増幅レベルを等しくする為手で可変抵抗を調整
をしなければならないという問題点を有する。
術では外付け抵抗２６，２７に於て出力レベルを正転増
幅，反転増幅レベルを等しくする為手で可変抵抗を調整
をしなければならないという問題点を有する。
【０００５】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは外付け部品なし無調
整で正転，反転増幅回路の出力レベル間のオフセットを
キャンセルする演算増幅回路を提供するところにある。
るもので、その目的とするところは外付け部品なし無調
整で正転，反転増幅回路の出力レベル間のオフセットを
キャンセルする演算増幅回路を提供するところにある。
【０００６】
【課題を解決するための手段】本発明の演算増幅回路
は、アナログ入力信号を差動増幅回路を用い正転増幅、
及び反転増幅する演算増幅回路において、非動作時（入
力信号がアナログ・グランドレベル）には、前記反転増
幅回路のプラス入力はアナログ・グランドレベルに接続
され、直列接続した等しい容量の２つのコンデンサーの
両端に前記正転増幅回路の出力と前記反転増幅回路の出
力を接続する手段を有し、動作時（アナログ信号が入力
信号となる）に、前記直列接続された２つのコンデンサ
ーの中間点を前記反転増幅回路のプラス入力に接続する
手段を有し、前記反転増幅回路の出力が非動作時に接続
された前記２つのコンデンサーの一端をアナログ・グラ
ンドレベルに接続する手段を有する事を特徴とする。
は、アナログ入力信号を差動増幅回路を用い正転増幅、
及び反転増幅する演算増幅回路において、非動作時（入
力信号がアナログ・グランドレベル）には、前記反転増
幅回路のプラス入力はアナログ・グランドレベルに接続
され、直列接続した等しい容量の２つのコンデンサーの
両端に前記正転増幅回路の出力と前記反転増幅回路の出
力を接続する手段を有し、動作時（アナログ信号が入力
信号となる）に、前記直列接続された２つのコンデンサ
ーの中間点を前記反転増幅回路のプラス入力に接続する
手段を有し、前記反転増幅回路の出力が非動作時に接続
された前記２つのコンデンサーの一端をアナログ・グラ
ンドレベルに接続する手段を有する事を特徴とする。
【０００７】
【作用】本発明の上記の構成によれば、非動作時におい
てオフセット分（Ｖｏｆｆ）をコンデンサーに蓄え、相
等しいコンデンサーが２つ直列接続になっているため動
作時、反転増幅器に帰還する電位を直列接続されたコン
デンサーの一端をアナログ・グランドとし、コンデンサ
ーの中間点から取っている為、オフセット差の１／２を
帰還することにより正転増幅，反転増幅出力レベル間の
オフセットを自動でキャンセルすることが可能となる。
てオフセット分（Ｖｏｆｆ）をコンデンサーに蓄え、相
等しいコンデンサーが２つ直列接続になっているため動
作時、反転増幅器に帰還する電位を直列接続されたコン
デンサーの一端をアナログ・グランドとし、コンデンサ
ーの中間点から取っている為、オフセット差の１／２を
帰還することにより正転増幅，反転増幅出力レベル間の
オフセットを自動でキャンセルすることが可能となる。
【０００８】
【実施例】図１は本発明の実施例における回路図であ
る。入力アナログ信号１は、正転増幅回路２と反転増幅
回路３に接続している。正転増幅回路の出力４及び反転
増幅回路の出力５は出力として半導体集積回路の出力に
電気的に接続する一方、非動作時、直列接続した相等し
いコンデンサー７，８の一端に各々接続するスイッチア
レイ６の入力となる。非動作時に入力アナログ信号はア
ナログ・グランドレベルを入力すると共に反転増幅回路
のプラス入力は、スイッチ１１を通しアナログ・グラン
ド１２に接続する。。このとき理想的には正転増幅回路
２と反転増幅回路３の出力４，５はアナログ・グランド
レベルになる。しかし増幅回路に使用している差動増幅
回路のオフセット電圧が有るため出力は等しくはならな
い。ここで正転増幅回路の差動増幅回路オフセットをＶ
１，反転増幅回路の差動増幅回路オフセットをＶ２とす
ると各々の出力４，５の出力Ｖ４，Ｖ５は Ｖ４＝Ｖ１ ， Ｖ５＝２＊Ｖ２ となり、正転増幅，反転増幅の出力電圧差（Ｖｏｆｆ）
は Ｖｏｆｆ＝Ｖ４−Ｖ５＝Ｖ１−２＊Ｖ２ となる。よって、相等しい容量（Ｃ）の直列接続したコ
ンデンサーに蓄えられる電荷量Ｑは、 Ｑ＝１／２＊Ｃ＊Ｖｏｆｆ である。コンデンサー７，８の中間点は動作時にスイッ
チ１１を介し反転増幅回路のプラス入力に接続する。非
動作時において反転増幅回路出力に接続していたコンデ
ンサー８の一端はスイッチ１０を介しアナログ・グラン
ド１２に接続する。このときコンデンサー７，８の中間
点の一端の電位（Ｖ８）は、 Ｖ８＝１／２＊Ｖｏｆｆ となる。ここで、動作時に於て反転増幅回路のプラス入
力が １／２＊Ｖｏｆｆとなることによりアナログ入力
レベルがアナログ・グランド（０ｖ）のとき反転増幅回
路３の出力電圧Ｖ５は、 Ｖ５＝２＊（Ｖ２＋１／２＊Ｖｏｆｆ） ＝２＊（Ｖ２＋１／２＊（Ｖ１−２＊Ｖ２）） ＝Ｖ１ となる。このときの反転増幅回路の出力Ｖ５と正転増幅
器の出力Ｖ４は互いにＶ１となり相等しくなる。よって
入力アナログ信号に対する正転，反転出力のアナログ・
グランド電位は入力アナログ・グランド電位に対しオフ
セットを持つが正転，反転出力間のオフセットは、０ｖ
となる。
る。入力アナログ信号１は、正転増幅回路２と反転増幅
回路３に接続している。正転増幅回路の出力４及び反転
増幅回路の出力５は出力として半導体集積回路の出力に
電気的に接続する一方、非動作時、直列接続した相等し
いコンデンサー７，８の一端に各々接続するスイッチア
レイ６の入力となる。非動作時に入力アナログ信号はア
ナログ・グランドレベルを入力すると共に反転増幅回路
のプラス入力は、スイッチ１１を通しアナログ・グラン
ド１２に接続する。。このとき理想的には正転増幅回路
２と反転増幅回路３の出力４，５はアナログ・グランド
レベルになる。しかし増幅回路に使用している差動増幅
回路のオフセット電圧が有るため出力は等しくはならな
い。ここで正転増幅回路の差動増幅回路オフセットをＶ
１，反転増幅回路の差動増幅回路オフセットをＶ２とす
ると各々の出力４，５の出力Ｖ４，Ｖ５は Ｖ４＝Ｖ１ ， Ｖ５＝２＊Ｖ２ となり、正転増幅，反転増幅の出力電圧差（Ｖｏｆｆ）
は Ｖｏｆｆ＝Ｖ４−Ｖ５＝Ｖ１−２＊Ｖ２ となる。よって、相等しい容量（Ｃ）の直列接続したコ
ンデンサーに蓄えられる電荷量Ｑは、 Ｑ＝１／２＊Ｃ＊Ｖｏｆｆ である。コンデンサー７，８の中間点は動作時にスイッ
チ１１を介し反転増幅回路のプラス入力に接続する。非
動作時において反転増幅回路出力に接続していたコンデ
ンサー８の一端はスイッチ１０を介しアナログ・グラン
ド１２に接続する。このときコンデンサー７，８の中間
点の一端の電位（Ｖ８）は、 Ｖ８＝１／２＊Ｖｏｆｆ となる。ここで、動作時に於て反転増幅回路のプラス入
力が １／２＊Ｖｏｆｆとなることによりアナログ入力
レベルがアナログ・グランド（０ｖ）のとき反転増幅回
路３の出力電圧Ｖ５は、 Ｖ５＝２＊（Ｖ２＋１／２＊Ｖｏｆｆ） ＝２＊（Ｖ２＋１／２＊（Ｖ１−２＊Ｖ２）） ＝Ｖ１ となる。このときの反転増幅回路の出力Ｖ５と正転増幅
器の出力Ｖ４は互いにＶ１となり相等しくなる。よって
入力アナログ信号に対する正転，反転出力のアナログ・
グランド電位は入力アナログ・グランド電位に対しオフ
セットを持つが正転，反転出力間のオフセットは、０ｖ
となる。
【０００９】
【発明の効果】以上述べたように発明によれば非動作時
に入力アナログ信号を入れ正転，反転増幅回路のオフセ
ットをコンデンサーに蓄え動作時に１／２にし反転増幅
器のプラス入力に接続することにより、正転，反転増幅
回路の出力オフセットを、キャンセルするという効果を
有する。また、オフセット・キャンセルとして追加する
回路は２個の相等しいコンデンサーと数個のスイッチで
あるため半導体集積回路に取り込むことが容易であり外
付け部品なしで安価にオフセット・キャンセルを実現出
来ると言う効果を有する。
に入力アナログ信号を入れ正転，反転増幅回路のオフセ
ットをコンデンサーに蓄え動作時に１／２にし反転増幅
器のプラス入力に接続することにより、正転，反転増幅
回路の出力オフセットを、キャンセルするという効果を
有する。また、オフセット・キャンセルとして追加する
回路は２個の相等しいコンデンサーと数個のスイッチで
あるため半導体集積回路に取り込むことが容易であり外
付け部品なしで安価にオフセット・キャンセルを実現出
来ると言う効果を有する。
【図１】本発明の演算増幅回路の１実施例を示す回路
図。
図。
【図２】従来の演算増幅回路を示す回路図。
１・・・・・・・・・・・・・・・・アナログ入力信号 ２・・・・・・・・・・・・・・・・正転増幅回路 ３・・・・・・・・・・・・・・・・反転増幅回路 ４・・・・・・・・・・・・・・・・正転増幅回路出力 ５・・・・・・・・・・・・・・・・反転増幅回路出力 ６，１０，１１ ・・・・・・・・・スイッチ ７，８ ・・・・・・・・・・・・・等容量コンデンサ
ー １２ ・・・・・・・・・・・・・アナログ・グラン
ド ２０，２１，２２，２６，２７ ・・調整用抵抗
ー １２ ・・・・・・・・・・・・・アナログ・グラン
ド ２０，２１，２２，２６，２７ ・・調整用抵抗
Claims (1)
- 【請求項１】アナログ入力信号を差動増幅回路を用い正
転増幅、及び反転増幅する演算増幅回路において、非動
作時（入力信号がアナログ・グランドレベル）には、前
記反転増幅回路のプラス入力はアナログ・グランドレベ
ルに接続され、直列接続した等しい容量の２つのコンデ
ンサーの両端に前記正転増幅回路の出力と前記反転増幅
回路の出力を接続する手段を有し、動作時（アナログ信
号が入力信号となる）に、前記直列接続された２つのコ
ンデンサーの中間点を前記反転増幅回路のプラス入力に
接続する手段を有し、前記反転増幅回路の出力が非動作
時に接続された前記２つのコンデンサーの一端をアナロ
グ・グランドレベルに接続する手段を有する事を特徴と
する演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196729A JP3108941B2 (ja) | 1991-08-06 | 1991-08-06 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196729A JP3108941B2 (ja) | 1991-08-06 | 1991-08-06 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541616A true JPH0541616A (ja) | 1993-02-19 |
| JP3108941B2 JP3108941B2 (ja) | 2000-11-13 |
Family
ID=16362624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03196729A Expired - Fee Related JP3108941B2 (ja) | 1991-08-06 | 1991-08-06 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108941B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP2007228388A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法 |
| JP2008278031A (ja) * | 2007-04-26 | 2008-11-13 | Advantest Corp | 差動出力装置および任意波形発生装置 |
-
1991
- 1991-08-06 JP JP03196729A patent/JP3108941B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP2007228388A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法 |
| JP2008278031A (ja) * | 2007-04-26 | 2008-11-13 | Advantest Corp | 差動出力装置および任意波形発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108941B2 (ja) | 2000-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08201491A (ja) | ホール効果装置を有する磁界センサ | |
| JPH04351969A (ja) | 電流測定回路 | |
| JPH09329460A (ja) | モノリシック集積センサ回路 | |
| JP4478033B2 (ja) | 電圧印加電流測定装置及びそれに使用されるスイッチ付き電流バッファ | |
| JPS6355108B2 (ja) | ||
| US6501255B2 (en) | Differential current source with active common mode reduction | |
| US5070305A (en) | Device for converting unbalanced analog electric signals into fully differential signals | |
| JPH1013166A (ja) | 出力回路 | |
| JPH0541616A (ja) | 演算増幅回路 | |
| JPS585873A (ja) | スイツチドキヤパシタ積分器 | |
| JPS6232714A (ja) | オフセツト電圧補正回路 | |
| JPH0537822A (ja) | ガンマ補正回路 | |
| US20070188223A1 (en) | Operational amplifier | |
| US5153499A (en) | Precision voltage controlled current source with variable compliance | |
| EP0903847B1 (en) | Amplifier circuit | |
| JP3225527B2 (ja) | 遅延回路 | |
| KR0148632B1 (ko) | 스위치 커패시터형 샘플-홀드 증폭기 | |
| JP3979720B2 (ja) | サンプルアンドホールド回路 | |
| JP2000004136A (ja) | ゲイン切り換え増幅回路 | |
| US7135920B2 (en) | Method and circuit for facilitating control of AC coupling in an amplifier circuit | |
| US5621350A (en) | Circuit for amplifying a weak dircet voltage signal | |
| JP4103232B2 (ja) | 最小電圧出力回路 | |
| JP2993532B2 (ja) | ホイートストンブリッジ型ロードセルの励振回路 | |
| JPH0614499Y2 (ja) | 電子ボリユ−ムバツフア回路 | |
| JPS5942899B2 (ja) | 制御信号発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |