JPS6355108B2 - - Google Patents
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- JPS6355108B2 JPS6355108B2 JP58244398A JP24439883A JPS6355108B2 JP S6355108 B2 JPS6355108 B2 JP S6355108B2 JP 58244398 A JP58244398 A JP 58244398A JP 24439883 A JP24439883 A JP 24439883A JP S6355108 B2 JPS6355108 B2 JP S6355108B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45977—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/261—Amplifier which being suitable for instrumentation applications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors
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Description
【発明の詳細な説明】
＜技術分野＞
本発明はデイジタルスイツチアナログ信号調整
器に関し、より詳しくは不精密な能動構成部分か
ら構成可能でスイツチドキヤパシタまたはクロツ
クキヤパシタ技術を用いて乗算、割算、加算、減
算、微分および積分を含む広範な精密アナログ信
号調整の達成を可能にする精密信号調整器に関す
る。
器に関し、より詳しくは不精密な能動構成部分か
ら構成可能でスイツチドキヤパシタまたはクロツ
クキヤパシタ技術を用いて乗算、割算、加算、減
算、微分および積分を含む広範な精密アナログ信
号調整の達成を可能にする精密信号調整器に関す
る。
＜従来技術の説明＞
信号調整回路は一般に増幅器と、従来は演算増
幅器または計測器用増幅器（intstrumentation
amplifiers）の形を取つた精密信号調整器に使用
される型の精密増幅器を基に作られている。計測
器用増幅器はシングルエンド入力信号または差動
入力信号のどちらも受け入れてこの入力信号を増
幅、分割または調整し、（所望されれば）出力信
号を入力信号レベルとはかかわりのない他の基準
電圧レベルと照合することが可能な最も万能な増
幅器である。この基準電圧は装置のアース電圧ま
たは独立の基準電圧もしくは入力電圧でもよい。
幅器または計測器用増幅器（intstrumentation
amplifiers）の形を取つた精密信号調整器に使用
される型の精密増幅器を基に作られている。計測
器用増幅器はシングルエンド入力信号または差動
入力信号のどちらも受け入れてこの入力信号を増
幅、分割または調整し、（所望されれば）出力信
号を入力信号レベルとはかかわりのない他の基準
電圧レベルと照合することが可能な最も万能な増
幅器である。この基準電圧は装置のアース電圧ま
たは独立の基準電圧もしくは入力電圧でもよい。
上述の特徴の故に、計測器用増幅器は大いに役
立つ。他方それらは作成が難しくコストが高い。
代表的な計測器用増幅器は非常に正確に整合され
た抵抗を伴う３つの演算増幅器を用いている。そ
の多数の演算増幅器とバイアス抵抗を正確に整合
させる必要性が計測器用増幅器作成の困難とその
コストをもたらしている。
立つ。他方それらは作成が難しくコストが高い。
代表的な計測器用増幅器は非常に正確に整合され
た抵抗を伴う３つの演算増幅器を用いている。そ
の多数の演算増幅器とバイアス抵抗を正確に整合
させる必要性が計測器用増幅器作成の困難とその
コストをもたらしている。
他方演算増幅器はずつと作成が簡単でコストも
かなり低くなる。しかしながら演算増幅器は通例
入力と出力に共通の電圧に関する入力信号につい
て処理しなければならない。このことが演算増幅
器の入力と出力間の分離を防げる。従つて演算増
幅器は計測器用増幅器の特殊なケースであつてそ
の基準電圧レベルが入力電圧レベルの１つになつ
ているものと考えることができる。
かなり低くなる。しかしながら演算増幅器は通例
入力と出力に共通の電圧に関する入力信号につい
て処理しなければならない。このことが演算増幅
器の入力と出力間の分離を防げる。従つて演算増
幅器は計測器用増幅器の特殊なケースであつてそ
の基準電圧レベルが入力電圧レベルの１つになつ
ているものと考えることができる。
スイツチドキヤパシタ装置は一般に比較器に用
いられている。例えば本願と同一譲渡人である
Intersil Inc.に譲渡された1982年10月18日提出の
「高速電荷平衡容量」と題する継続中の米国出願
第434893号を参照されたい。等価抵抗を与えるた
めにスイツチドキヤパシタ装置もフイルタ装置内
で用いられ抵抗と等価な役目をする。しかしなが
らほとんどのスイツチドキヤパシタフイルタ調整
器（レギユレータ）においては演算増幅器が用い
られ利得の固定がなされる。スイツチドキヤパシ
タ増幅器は汎用アナログ信号調整回路には従来用
いられなかつた。
いられている。例えば本願と同一譲渡人である
Intersil Inc.に譲渡された1982年10月18日提出の
「高速電荷平衡容量」と題する継続中の米国出願
第434893号を参照されたい。等価抵抗を与えるた
めにスイツチドキヤパシタ装置もフイルタ装置内
で用いられ抵抗と等価な役目をする。しかしなが
らほとんどのスイツチドキヤパシタフイルタ調整
器（レギユレータ）においては演算増幅器が用い
られ利得の固定がなされる。スイツチドキヤパシ
タ増幅器は汎用アナログ信号調整回路には従来用
いられなかつた。
＜発明の要約＞
本発明によればスイツチドキヤパシタまたはク
ロツクキヤパシタ技術を用いて乗算、割算、加
算、減算、微分および積分を含む広範な精密アナ
ログ信号調整の達成を可能にする回路が提供され
る。そのようなものとして、本発明はＰチヤネル
MOS、ＮチヤネルMOSおよびＣ
（Complementary）MOS技術を含む半導体MOS
集積化に理想的に適合する。本信号調整回路は独
立した入力および出力の参照を提供して差動形計
測器用増幅器に適合するものにしている。本回路
は従来の演算増幅器に代わるものを提供し、また
容量比または容量比プラス抵抗比の項から利得比
を与えるよう形成し得る。本回路はトランジスタ
と構成部分の時間、温度および電圧の影響に伴う
ドリフトを免れることによつてアナログMOS回
路の主要な難点の１つであるバイポーラアナログ
回路に見られるよりずつと高いオーダーの長期ド
リフトが克服される。高いクロツク周波数を使用
することにより能動利得トランジスタにおける雑
音は全ての低周波数誤差源の場合のように有効に
相殺し得る。
ロツクキヤパシタ技術を用いて乗算、割算、加
算、減算、微分および積分を含む広範な精密アナ
ログ信号調整の達成を可能にする回路が提供され
る。そのようなものとして、本発明はＰチヤネル
MOS、ＮチヤネルMOSおよびＣ
（Complementary）MOS技術を含む半導体MOS
集積化に理想的に適合する。本信号調整回路は独
立した入力および出力の参照を提供して差動形計
測器用増幅器に適合するものにしている。本回路
は従来の演算増幅器に代わるものを提供し、また
容量比または容量比プラス抵抗比の項から利得比
を与えるよう形成し得る。本回路はトランジスタ
と構成部分の時間、温度および電圧の影響に伴う
ドリフトを免れることによつてアナログMOS回
路の主要な難点の１つであるバイポーラアナログ
回路に見られるよりずつと高いオーダーの長期ド
リフトが克服される。高いクロツク周波数を使用
することにより能動利得トランジスタにおける雑
音は全ての低周波数誤差源の場合のように有効に
相殺し得る。
簡潔に言えば、本アナログ信号調整器は複数対
の入力端子、１つの接合および１つの出力端子、
第１の端が先の接合に接続された複数のコンデン
サ、対にして配置され各々の対の第１の端が別個
のコンデンサのもう１つの端に接続され、各々の
対のもう一方の端が１対の入力端子のそれぞれの
端に接続され、各々の対において交互に機能する
ようになつている複数のスイツチ、入力と出力を
有して入力が先の接合に機能的に結合された増幅
器、および増幅器の出力を周期的にサンプルホー
ルドするためにこの出力に機能的に結合され、自
らの出力が先の１つの入力端子対の１方の入力端
子に接続されたサンプルホールド回路を有し先の
１つの入力端子対のもう１方の端子が基準電位点
に接続されている。
の入力端子、１つの接合および１つの出力端子、
第１の端が先の接合に接続された複数のコンデン
サ、対にして配置され各々の対の第１の端が別個
のコンデンサのもう１つの端に接続され、各々の
対のもう一方の端が１対の入力端子のそれぞれの
端に接続され、各々の対において交互に機能する
ようになつている複数のスイツチ、入力と出力を
有して入力が先の接合に機能的に結合された増幅
器、および増幅器の出力を周期的にサンプルホー
ルドするためにこの出力に機能的に結合され、自
らの出力が先の１つの入力端子対の１方の入力端
子に接続されたサンプルホールド回路を有し先の
１つの入力端子対のもう１方の端子が基準電位点
に接続されている。
従つて本発明の目的はスイツチドキヤパシタま
たはクロツクキヤパシタ技術を用いて広範な精密
アナログ信号調整の達成に従来見られた困難を解
決することである。本発明の特徴は新しい信号調
整回路の提供によりこれらの困難を解決すること
にある。得られる利点の１つは単一の回路が広範
なアナログ信号調整を可能にすることである。も
う１つの利点は半導体MOS集積化技術に理想的
に適合した回路にある。さらに１つの利点は独立
した入力および出力の参照を提供する回路にあ
る。
たはクロツクキヤパシタ技術を用いて広範な精密
アナログ信号調整の達成に従来見られた困難を解
決することである。本発明の特徴は新しい信号調
整回路の提供によりこれらの困難を解決すること
にある。得られる利点の１つは単一の回路が広範
なアナログ信号調整を可能にすることである。も
う１つの利点は半導体MOS集積化技術に理想的
に適合した回路にある。さらに１つの利点は独立
した入力および出力の参照を提供する回路にあ
る。
今１つの利点は差動形計測器用増幅器に適合す
る回路にある。今１つの利点は従来の演算増幅器
に代わるものを提供する回路にある。今１つの利
点は容量化または容量比プラス抵抗比の項から利
得比を提供するよう形成し得る回路にある。今１
つの利点は時間、温度および電圧の影響に伴うト
ランジスタと構成部分のドリフトを免れる回路に
ある。今１つの利点は低周波数誤差源を有効に相
殺する回路にある。
る回路にある。今１つの利点は従来の演算増幅器
に代わるものを提供する回路にある。今１つの利
点は容量化または容量比プラス抵抗比の項から利
得比を提供するよう形成し得る回路にある。今１
つの利点は時間、温度および電圧の影響に伴うト
ランジスタと構成部分のドリフトを免れる回路に
ある。今１つの利点は低周波数誤差源を有効に相
殺する回路にある。
本発明のさらに他の目的、特徴および付随する
利点は本発明に従つて構成された好ましい実施例
に関し添付図面に関連して与えられる以下の詳細
な記述を読めば当業者には明らかとなろう。図面
中同じ数字は幾つかの図における同じかまたは対
応する部分を指す。
利点は本発明に従つて構成された好ましい実施例
に関し添付図面に関連して与えられる以下の詳細
な記述を読めば当業者には明らかとなろう。図面
中同じ数字は幾つかの図における同じかまたは対
応する部分を指す。
＜発明の実施態様＞
次に図面を、とりわけ第１図を参照すると本発
明に従つて構成されたデイジタル的にスイツチさ
れるアナログ信号変換器が全体として１０で示さ
れている。より詳しくは信号調整器１０が複数対
の入力端子１，………Ｎと１１，………NN、接
合Ａおよび出力端子Ｂを含む。複数のコンデンサ
C1，………CNはそれらの第１の端が接合Ａに接
続されている。スイツチS1，………SNが端子１，
………Ｎの各々に印加される電圧V1，………VN
の各々をコンデンサC1，………CNの各々を通じ
て接合Ａに印加する。同様にスイツチS11，……
…SNNが端子１１，………NNの各々に印加され
る電圧V11，………VNNの各々をコンデンサC1，
………CNの各々を通じて接合Ａに印加する。ス
イツチS1，………SNはオートゼロ（autozero）
モードすなわち自動零補償内で順番に操作されま
たスイツチS11，………SNNは電荷比較（charge
compare）モード内で順番に操作される。オート
ゼロモード内ではスイツチS1，………SNが閉じ
られてスイツチS11，………SNが開かれ、これに
反し比較モード内では逆の状態となる。
明に従つて構成されたデイジタル的にスイツチさ
れるアナログ信号変換器が全体として１０で示さ
れている。より詳しくは信号調整器１０が複数対
の入力端子１，………Ｎと１１，………NN、接
合Ａおよび出力端子Ｂを含む。複数のコンデンサ
C1，………CNはそれらの第１の端が接合Ａに接
続されている。スイツチS1，………SNが端子１，
………Ｎの各々に印加される電圧V1，………VN
の各々をコンデンサC1，………CNの各々を通じ
て接合Ａに印加する。同様にスイツチS11，……
…SNNが端子１１，………NNの各々に印加され
る電圧V11，………VNNの各々をコンデンサC1，
………CNの各々を通じて接合Ａに印加する。ス
イツチS1，………SNはオートゼロ（autozero）
モードすなわち自動零補償内で順番に操作されま
たスイツチS11，………SNNは電荷比較（charge
compare）モード内で順番に操作される。オート
ゼロモード内ではスイツチS1，………SNが閉じ
られてスイツチS11，………SNが開かれ、これに
反し比較モード内では逆の状態となる。
接合Ａは全体として１２で示される以下に詳述
するところの増幅およびサンプルホールド回路の
入力に接続され、その出力が出力端子Ｂに接続さ
れる。出力端子Ｂが信号調整器１０の出力電圧を
提供し、この出力電圧はまた１つの入力端子対の
一方の入力端子、図では入力端子Ｎにも印加され
る。その同じ入力端子対のもう一方の入力端子は
基準電位点、図ではVREFに接続される。
するところの増幅およびサンプルホールド回路の
入力に接続され、その出力が出力端子Ｂに接続さ
れる。出力端子Ｂが信号調整器１０の出力電圧を
提供し、この出力電圧はまた１つの入力端子対の
一方の入力端子、図では入力端子Ｎにも印加され
る。その同じ入力端子対のもう一方の入力端子は
基準電位点、図ではVREFに接続される。
一連の対の信号V1，V11，………VN-1，VNN-1
と少なくとも１つの出力信号がコンデンサC1，
………CNを通じて回路１２の入力に接続される。
本明の好ましい実施例によれば２つの主要なモー
ド、オートゼロモードと電荷比較モードがある。
実際にはもつと多くてもよいが信号調整器１０が
動作の理論上必要とするモードは２つのみであ
る。オートゼロモード内では回路１２の入力が接
地され、コンデンサC1，………CNに印加される
電圧はV1，………VN-1，Vputであると考えられ
る。電荷比較モード内ではコンデンサC1，……
…CNに印加される電圧はV11，………VNN-1，
VREFである。下の方程式(1)で与えられる条件が満
たされれば接合Ａに注がれる正味の電荷はなくな
り、従つて接合Ａにおける電圧が不変に保たれ
る。
と少なくとも１つの出力信号がコンデンサC1，
………CNを通じて回路１２の入力に接続される。
本明の好ましい実施例によれば２つの主要なモー
ド、オートゼロモードと電荷比較モードがある。
実際にはもつと多くてもよいが信号調整器１０が
動作の理論上必要とするモードは２つのみであ
る。オートゼロモード内では回路１２の入力が接
地され、コンデンサC1，………CNに印加される
電圧はV1，………VN-1，Vputであると考えられ
る。電荷比較モード内ではコンデンサC1，……
…CNに印加される電圧はV11，………VNN-1，
VREFである。下の方程式(1)で与えられる条件が満
たされれば接合Ａに注がれる正味の電荷はなくな
り、従つて接合Ａにおける電圧が不変に保たれ
る。
Ｏ＝C1（V1−V11）−C2（V2−V22）＋………CN-1（
VN-1−VNN-1）＋CN（Vput−VREF）(1) または Vput＝C1（V1−V11）＋………CN-1（VN-1−VNN-1）
＋CNVREF／CN もし正味の電荷が接合Ａに注がれてこの点での
電圧が比較モード内でオートゼロモードに比して
変化すると出力電圧Vputが変化して補正する。理
想的な条件のもとでは（オートゼロモードと電荷
比較モードから成る）まる１つのクロツクサイク
ル内で完全な補正が達成される。実際には以下に
より詳細に記述するように、要求される精度（通
例90％以上の補正）を達成するには普通１つ以上
のサイクルが要求される。
VN-1−VNN-1）＋CN（Vput−VREF）(1) または Vput＝C1（V1−V11）＋………CN-1（VN-1−VNN-1）
＋CNVREF／CN もし正味の電荷が接合Ａに注がれてこの点での
電圧が比較モード内でオートゼロモードに比して
変化すると出力電圧Vputが変化して補正する。理
想的な条件のもとでは（オートゼロモードと電荷
比較モードから成る）まる１つのクロツクサイク
ル内で完全な補正が達成される。実際には以下に
より詳細に記述するように、要求される精度（通
例90％以上の補正）を達成するには普通１つ以上
のサイクルが要求される。
回路１２に関する要求は(a)低入力漏れ電流、(b)
高開ループ利得、(c)クロツク周波数が高いかまた
はCNの値が高い場合あるいはその両方の場合に
は低出力インピーダンス、それに(d)１つのクロツ
ク周期内で内部構成部品のドリフトが無視可能で
なければならないこと（しかし非常に多数のクロ
ツク周期に渡つては実在してもよい）である。こ
れらの条件が満たされれば信号調整回路１０に関
する幾つかの非常に有用な特性が達せられる。
高開ループ利得、(c)クロツク周波数が高いかまた
はCNの値が高い場合あるいはその両方の場合に
は低出力インピーダンス、それに(d)１つのクロツ
ク周期内で内部構成部品のドリフトが無視可能で
なければならないこと（しかし非常に多数のクロ
ツク周期に渡つては実在してもよい）である。こ
れらの条件が満たされれば信号調整回路１０に関
する幾つかの非常に有用な特性が達せられる。
例を挙げると、各々の入力と出力の対が互いに
分離され信号調整器１０が必要なら端子NNを接
地した計測器用演算増幅器として使用できる。こ
のような演算増幅器の等価回路が第２図に示され
ている。このような場合には Vput＝C1／C2Vio となる。このような場合にはVputがアース電位に
比較される。またVioの１つの端子が通例アース
に接続される。
分離され信号調整器１０が必要なら端子NNを接
地した計測器用演算増幅器として使用できる。こ
のような演算増幅器の等価回路が第２図に示され
ている。このような場合には Vput＝C1／C2Vio となる。このような場合にはVputがアース電位に
比較される。またVioの１つの端子が通例アース
に接続される。
第３図を参照すると、信号調整器１０は出力ポ
テンシヨメータまたは抵抗分割器を用いて可変的
な利得を提供すべく使用可能である。即ちVputが
可変的な抵抗R1と抵抗R2から成る抵抗分割器を
通じてアースに接続され、また抵抗R1とR2の間
の接合が端子Ｎに接続される。このような回路に
関しては Vput＝C1／C2（R1＋R2）／R1Vio となる。
テンシヨメータまたは抵抗分割器を用いて可変的
な利得を提供すべく使用可能である。即ちVputが
可変的な抵抗R1と抵抗R2から成る抵抗分割器を
通じてアースに接続され、また抵抗R1とR2の間
の接合が端子Ｎに接続される。このような回路に
関しては Vput＝C1／C2（R1＋R2）／R1Vio となる。
次に第４図を参照すると、信号調整器１０は入
力端子を一緒に接続し、また所望の入出力比フア
クタを提供すべくクロツク周波数を選択すれば微
分器として使用可能である。このような回路配列
ではＴ＝１クロツク周期として Vput＝C1／C1×ΔVio／Ｔ となる。
力端子を一緒に接続し、また所望の入出力比フア
クタを提供すべくクロツク周波数を選択すれば微
分器として使用可能である。このような回路配列
ではＴ＝１クロツク周期として Vput＝C1／C1×ΔVio／Ｔ となる。
上述の論議から理解されるように、信号調整器
１０は演算増幅器の多くの所望される特性に加え
て絶対的な入力／出力の分離（絶縁）や、変化す
る給電電圧、温度またはエージング作用その他に
よる（クロツク周波数に関する）長期のドリフト
作用を許さないというような幾つかの重要な付加
的利点を有する。
１０は演算増幅器の多くの所望される特性に加え
て絶対的な入力／出力の分離（絶縁）や、変化す
る給電電圧、温度またはエージング作用その他に
よる（クロツク周波数に関する）長期のドリフト
作用を許さないというような幾つかの重要な付加
的利点を有する。
次に第５図を参照すると、回路１０が２つの基
本的な構成部分である電荷比較増幅器１５と、増
幅器１６を含むサンプルホールド回路から構成さ
れている。このサンプルホールド回路が必要とな
る理由は、信号調整器１０がクロツク制御される
装置でああるが為に、出力信号を連続的に取り出
すには、オートゼロモード中においては出力情報
を保持していなければならない為である。接合Ａ
が増幅器１５の入力に接続され、その出力が接合
Ｅとして示されている。接合ＥはスイツチS3を通
じて接合Ａに戻つて接続される。接合Ｅはまたス
イツチS4を通じて接合Ｄに接続され、接合Ｄはコ
ンデンサCAを通じて接合Ａに接続される。接合
ＤはまたコンデンサCBによつて接地され、また
スイツチS5によつて増幅器１６の入力に接続され
る。増幅器１６の出力、接合ＢはコンデンサCC
を通じてその人力に接続される。
本的な構成部分である電荷比較増幅器１５と、増
幅器１６を含むサンプルホールド回路から構成さ
れている。このサンプルホールド回路が必要とな
る理由は、信号調整器１０がクロツク制御される
装置でああるが為に、出力信号を連続的に取り出
すには、オートゼロモード中においては出力情報
を保持していなければならない為である。接合Ａ
が増幅器１５の入力に接続され、その出力が接合
Ｅとして示されている。接合ＥはスイツチS3を通
じて接合Ａに戻つて接続される。接合Ｅはまたス
イツチS4を通じて接合Ｄに接続され、接合Ｄはコ
ンデンサCAを通じて接合Ａに接続される。接合
ＤはまたコンデンサCBによつて接地され、また
スイツチS5によつて増幅器１６の入力に接続され
る。増幅器１６の出力、接合ＢはコンデンサCC
を通じてその人力に接続される。
第５図の回路について論議するために、増幅器
１５と１６が無限大の電圧利得を有し直流入力バ
イアス電流を全く必要とせず、また問題となる程
の漏れ電流がないものと仮定する。オートゼロモ
ード内ではスイツチS1，S22，S3とS5が閉じられ
残りのスイツチが開かれる。電荷比較モード内で
はスイツチS11，S2とS4が閉閉じられて残りのス
イツチが開かれる。各々のスイツチの閉鎖に際し
閉前開放動作（break berore make sequence）
すなわち一方のスイツチが閉じられ前に他方のス
イツチを開く動作を実施することが好ましい。
１５と１６が無限大の電圧利得を有し直流入力バ
イアス電流を全く必要とせず、また問題となる程
の漏れ電流がないものと仮定する。オートゼロモ
ード内ではスイツチS1，S22，S3とS5が閉じられ
残りのスイツチが開かれる。電荷比較モード内で
はスイツチS11，S2とS4が閉閉じられて残りのス
イツチが開かれる。各々のスイツチの閉鎖に際し
閉前開放動作（break berore make sequence）
すなわち一方のスイツチが閉じられ前に他方のス
イツチを開く動作を実施することが好ましい。
この点において回路１０を理解するためにもう
１つの概念、即ちその安定度係数（SF）を導入
しなければならない。
１つの概念、即ちその安定度係数（SF）を導入
しなければならない。
信号調整器１０は
０SF＜２
であるような全てのSFの値について安定であり
また２に等しいかより大きい値について不安定で
あることが示される。またVioの変化が１クロツ
クサイクル完了毎にVputの変化を生じさせること
も示される。Vputの変化が１サイクル後にVioの
変化（ΔVio）を十分に補正してしまうなもので
あれば本装置は臨界制動される（SF＝１）。しか
しながらVputの変化がVioを十分に補正するに必
要なものより小さいなら本装置は不十分にダンプ
されるので出力電圧の一致を達成するのに１つよ
り多いクロツクサイクルを必要とする（０SF
＜１）。補正が大き過ぎると出力が行き過ぎてリ
ンギングを起こし（１＜SF＜２）またこれも１
つより多いサイクルを必要とする。SF＞２のよ
うに出力が過度に補正されると本装置は発振す
る。
また２に等しいかより大きい値について不安定で
あることが示される。またVioの変化が１クロツ
クサイクル完了毎にVputの変化を生じさせること
も示される。Vputの変化が１サイクル後にVioの
変化（ΔVio）を十分に補正してしまうなもので
あれば本装置は臨界制動される（SF＝１）。しか
しながらVputの変化がVioを十分に補正するに必
要なものより小さいなら本装置は不十分にダンプ
されるので出力電圧の一致を達成するのに１つよ
り多いクロツクサイクルを必要とする（０SF
＜１）。補正が大き過ぎると出力が行き過ぎてリ
ンギングを起こし（１＜SF＜２）またこれも１
つより多いサイクルを必要とする。SF＞２のよ
うに出力が過度に補正されると本装置は発振す
る。
上述のことは数学的に以下の如く証明すること
ができる。接合Ａでの電圧がオートゼロモードま
たは電荷比較モードの間で変化しようとしないよ
うに信号調整器１０が安定化されたものと仮定す
る。次に入力電圧をΔVioだけ変化させる。その
結果、比較モード内で増幅器１５の出力が変化す
るので接合Ｄにおいて ΔVD＝C1／CAΔVio (2) となる。この比較モード内ではスイツチS4が閉じ
ていて出力電圧の変化はコンデンサCBにも伝え
られることに注意されたい。信号調整器のほとん
どの実用的な実現においてはコンデンサCBはコ
ンデンサCAの大きな割合を占めるという理由の
みからCBがここに示されている。そうでない実
現も可能であつてその場合にはCBは無視できる。
ができる。接合Ａでの電圧がオートゼロモードま
たは電荷比較モードの間で変化しようとしないよ
うに信号調整器１０が安定化されたものと仮定す
る。次に入力電圧をΔVioだけ変化させる。その
結果、比較モード内で増幅器１５の出力が変化す
るので接合Ｄにおいて ΔVD＝C1／CAΔVio (2) となる。この比較モード内ではスイツチS4が閉じ
ていて出力電圧の変化はコンデンサCBにも伝え
られることに注意されたい。信号調整器のほとん
どの実用的な実現においてはコンデンサCBはコ
ンデンサCAの大きな割合を占めるという理由の
みからCBがここに示されている。そうでない実
現も可能であつてその場合にはCBは無視できる。
後続のオートゼロモード内では、接合Ｄにおけ
る電圧の変化（ΔVD）が以下の関係に従つて出力
電圧に伝えられる。
る電圧の変化（ΔVD）が以下の関係に従つて出力
電圧に伝えられる。
ΔVput＝（CA＋CB）／CCΔVD (3)
等式(2)と(3)を結合すると
ΔVput＝C1／CA×（CA＋CB）／CC×ΔVio (4)
次の比較モード内で接合Ａに注がれる電荷は
ΔVioC1−ΔVputC2
またはΔVioC1−ΔVioC2C1／CA （CA＋CB）／CC
となる。
従つて
１＝C2／CA （CA＋CB）／CC
であれば接合Ａには電荷が全く注がれず装置は入
力電圧変化ΔVioに関して完全に調整される。
力電圧変化ΔVioに関して完全に調整される。
もし
１＞C2／CA （CA＋CB）／CC
であれば出力電圧変化（ΔVput）は補正が不十分
となつてより完全に補正するために付加的なクロ
ツクサイクルを必要とする。
となつてより完全に補正するために付加的なクロ
ツクサイクルを必要とする。
他方
１＜C2／CA （CA＋CB）／CC＜２
であれば出力が行き過ぎ、また２に等しいかより
大きければ接合Ａにフイードバツクされる信号が
この点においてVioによる結果的な信号より大き
くなるので装置は不安定になつて発振する。
大きければ接合Ａにフイードバツクされる信号が
この点においてVioによる結果的な信号より大き
くなるので装置は不安定になつて発振する。
上述のことが第６図にグラフで示されており、
ここではVioとVputが時間に対してプロツトされ
ている。波形２１が入力信号Vioを示し、波形２
２はSF＝1.0に関してVputを示し、波形２３はSF
＝0.5に関するVputを、また波形２４はSF＝1.5に
関するVputを示している。
ここではVioとVputが時間に対してプロツトされ
ている。波形２１が入力信号Vioを示し、波形２
２はSF＝1.0に関してVputを示し、波形２３はSF
＝0.5に関するVputを、また波形２４はSF＝1.5に
関するVputを示している。
もし第３図に示されるような出力抵抗分割器を
用いるなら利得はR1とR2の選択により変化する
けれども安定度係数も SF＝C2／CA （CA＋CB）／CC R1／（R1＋R2） に従つて変化することに注目されたい。
用いるなら利得はR1とR2の選択により変化する
けれども安定度係数も SF＝C2／CA （CA＋CB）／CC R1／（R1＋R2） に従つて変化することに注目されたい。
信号調整器１０の最適な実現はMOS半導体技
術を伴うものであつてこれによりスイツチが
MOSトランジスタで置き換え可能となりまた
MOSトランジスタの高入力インピーダンスは増
幅器１５と１６に関して理想的である。増幅器１
５と１６は一様な利得安定性のための補正を必要
とする差動演算型でよい。
術を伴うものであつてこれによりスイツチが
MOSトランジスタで置き換え可能となりまた
MOSトランジスタの高入力インピーダンスは増
幅器１５と１６に関して理想的である。増幅器１
５と１６は一様な利得安定性のための補正を必要
とする差動演算型でよい。
次に第７図を参照すると１つの差動入力対を伴
う信号調整回路１０の完全な回路図が示されてい
る。Ｐ−MOS、Ｎ−MOSおよびＣ−MOSを用
いて第７図のものと等価な多くの他の構成があ
る。第７図で対応する構成部分には同じ番号がつ
いている。スイツチS1ないしS5，S11とS22はそれ
ぞれＮチヤネルトランジスタN3，N5，N8，N9，
N10，N4とN6である。これらのスイツチはオー
トゼロ（AZ）モードと電荷比較（CC）モード内
で端が重ならない（閉じる前にブレークする）２
つの位相クロツクを受け取る。電荷比較増幅器１
５は単一のＮチヤネル増幅器N1を使用し、また
トランジスタN8はクロツク貫通コンデンサを平
衡させるためにそれに直列になつた電荷補正トラ
ンジスタN7を有する。電荷比較点Ａのみがスイ
ツチ電荷注入を感知する。もし５ｍＶのオーダー
の装置オフセツトまたは出力誤差電圧を容認でき
るならトランジスタN7は必要ない。トランジス
タN7は出力電圧誤差を１ｍＶ以下に低減させる
ことができる。
う信号調整回路１０の完全な回路図が示されてい
る。Ｐ−MOS、Ｎ−MOSおよびＣ−MOSを用
いて第７図のものと等価な多くの他の構成があ
る。第７図で対応する構成部分には同じ番号がつ
いている。スイツチS1ないしS5，S11とS22はそれ
ぞれＮチヤネルトランジスタN3，N5，N8，N9，
N10，N4とN6である。これらのスイツチはオー
トゼロ（AZ）モードと電荷比較（CC）モード内
で端が重ならない（閉じる前にブレークする）２
つの位相クロツクを受け取る。電荷比較増幅器１
５は単一のＮチヤネル増幅器N1を使用し、また
トランジスタN8はクロツク貫通コンデンサを平
衡させるためにそれに直列になつた電荷補正トラ
ンジスタN7を有する。電荷比較点Ａのみがスイ
ツチ電荷注入を感知する。もし５ｍＶのオーダー
の装置オフセツトまたは出力誤差電圧を容認でき
るならトランジスタN7は必要ない。トランジス
タN7は出力電圧誤差を１ｍＶ以下に低減させる
ことができる。
サンプルホールド増幅器１６は単一のＮチヤネ
ルトランジスタN2から成り、ホールドコンデン
サはまたもやCCである。増幅器N2の出力はＰウ
エル（Ｐ−well）CMOS技術によつて得られる
NPNトランジスタであるトランジスタQ1によつ
て緩衝される。トランジスタP1，P2とP3および
抵抗R3とR4がバイアス機構を作る。第７図の実
施例では基準電圧がＶ＋とＶ−であつて各々のク
ロツク信号がＶ＋とＶ−の間で交替する。
ルトランジスタN2から成り、ホールドコンデン
サはまたもやCCである。増幅器N2の出力はＰウ
エル（Ｐ−well）CMOS技術によつて得られる
NPNトランジスタであるトランジスタQ1によつ
て緩衝される。トランジスタP1，P2とP3および
抵抗R3とR4がバイアス機構を作る。第７図の実
施例では基準電圧がＶ＋とＶ−であつて各々のク
ロツク信号がＶ＋とＶ−の間で交替する。
第７図に示される回路を用いると、1/150ない
し150の範囲の実用利得が可能であり、実用安定
度係数は0.95ないし1.05の範囲にあつてクロツク
周波数レンジが100Hzないし500kHz、代表的な利
得精度が１％またはそれより良く、また給電電圧
範囲の揺れが1.5ボルトないし30ボルトとなる。
しかしながらこれらの数字はそれら示されたもの
に限定されるものではなく１つの実用的な設計を
表わすために示されている。他の技術のためには
他のパラメータ範囲がより適切であろう。
し150の範囲の実用利得が可能であり、実用安定
度係数は0.95ないし1.05の範囲にあつてクロツク
周波数レンジが100Hzないし500kHz、代表的な利
得精度が１％またはそれより良く、また給電電圧
範囲の揺れが1.5ボルトないし30ボルトとなる。
しかしながらこれらの数字はそれら示されたもの
に限定されるものではなく１つの実用的な設計を
表わすために示されている。他の技術のためには
他のパラメータ範囲がより適切であろう。
本発明をそれに従つて構成された好ましい物理
的実施例に関して記述したが、本発明の範囲と思
想から逸脱することなく様々な修正と改善が可能
であることが当業者には明きらかであろう。従つ
て本発明が特定の例示的実施例によつてではなく
本特許請求の範囲によつてのみ限定されることを
理解されたい。
的実施例に関して記述したが、本発明の範囲と思
想から逸脱することなく様々な修正と改善が可能
であることが当業者には明きらかであろう。従つ
て本発明が特定の例示的実施例によつてではなく
本特許請求の範囲によつてのみ限定されることを
理解されたい。
第１図は本発明の教示に従つて構成された信号
調整回路を示す概略図、第２図は計測器用増幅器
として用いられる第１図の回路を示す簡略図、第
３図は出力抵抗分割器と共に用いられる第１図の
回路を示す簡略図、第４図は微分器として用いら
れる第１図の回路を示す簡略図、第５図は単一の
入力対を伴う第１図の回路を示すより完全な概略
図、第６図は第５図の回路に関して入力および出
力電圧を時間の関数として様々な安定度係数につ
いて示すプロツト図、第７図は第１図および第５
図の回路の実用的な実現を示す回路図である。 符号の説明、１０……信号調整器、１２……サ
ンプルホールド回路、１５……増幅器、１６……
増幅器、Ａ……接合、Ｂ……サンプルホールド回
路の出力端子、C1〜CN……コンデンサ、Ｄ……
接合、Ｅ……接合、N1〜N8……Ｎチヤネルトラ
ンジスタ、P1〜P3……トランジスタ、Q1……
NPNトランジスタ、R1〜R3……抵抗、S1〜SN，
S11〜SNN……スイツチ、V1〜VN，V11〜VNN……
端子電圧。
調整回路を示す概略図、第２図は計測器用増幅器
として用いられる第１図の回路を示す簡略図、第
３図は出力抵抗分割器と共に用いられる第１図の
回路を示す簡略図、第４図は微分器として用いら
れる第１図の回路を示す簡略図、第５図は単一の
入力対を伴う第１図の回路を示すより完全な概略
図、第６図は第５図の回路に関して入力および出
力電圧を時間の関数として様々な安定度係数につ
いて示すプロツト図、第７図は第１図および第５
図の回路の実用的な実現を示す回路図である。 符号の説明、１０……信号調整器、１２……サ
ンプルホールド回路、１５……増幅器、１６……
増幅器、Ａ……接合、Ｂ……サンプルホールド回
路の出力端子、C1〜CN……コンデンサ、Ｄ……
接合、Ｅ……接合、N1〜N8……Ｎチヤネルトラ
ンジスタ、P1〜P3……トランジスタ、Q1……
NPNトランジスタ、R1〜R3……抵抗、S1〜SN，
S11〜SNN……スイツチ、V1〜VN，V11〜VNN……
端子電圧。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１対の入力端子と、 複数の電荷保存持部材と、 増幅装置と、 前記入力端子対の入力端子を前記電荷保存部材
の１つを通じて前記増幅装置の入力に交互に接続
する装置と、 前記増幅装置の出力と基準電圧を前記電荷保存
部材の第２番目を通じて前記増幅装置の前記入力
に交互にフイードバツクさせる装置 とを有する信号調整回路。 ２ 特許請求の範囲第１項記載において前記電荷
保存部材がコンデンサである信号調整回路。 ３ 特許請求の範囲第１項または第２項記載にお
いてさらに前記増幅装置の出力に結合されて前記
出力を周期的にサンプルホールドする装置を有
し、前記サンプルホールド装置の出力が前記増幅
装置の前記入力に交互にフイードバツクされる信
号調整回路。 ４ 複数対の入力端子と１つの接合と１つの出力
端子と、 その第１の端が前記接合に接続された複数のコ
ンデンサと、 対にして配置され、各々の対の第１の端が別別
の前記コンデンサのもう一方の端に接続され、
各々の対のもう一方の端が一対の入力端子の各各
に接続されて各々の対において交互に操作される
ようになつている複数のスイツチと、 １つの入力と１つの出力を有して前記入力が前
記接合に機能的に結合された増幅装置と、 前記増幅装置の前記出力に機能的に結合されて
前記出力を周期的にサンプルホールドする装置と
を有し、 前記サンプルホールド装置の出力が前記出力端
子と前記１対の入力端子の入力端子の一方に接続
され、前記１対の入力端子の前記端子のもう一方
が基準電位点に接続されている信号調整回路。 ５ 特許請求の範囲第４項記載において、さらに
前記増幅装置の前記出力と前記入力の間に直列に
接続された第１のスイツチ装置と第１のコンデン
サ装置および前記増幅装置の前記出力と前記入力
の間に接続された第２のスイツチ装置を有し、前
記第１と前記第２のスイツチ装置が交互に操作さ
れる信号調整回路。 ６ 特許請求の範囲第５項記載において、前記サ
ンプルホールド装置が１つの入力と１つの出力を
有する第２の増幅装置および前記増幅装置の前記
出力と前記入力の間に接続された第２のコンデン
サ装置を有している信号調整回路。 ７ 特許請求の範囲第６項記載においてさらに前
記第２の増幅装置の前記入力と、前記第１のスイ
ツチ装置と前記第１のコンデンサ装置の間にある
接合との間に機能的に接続された第３のスイツチ
装置を有する信号調整回路。 ８ 特許請求の範囲第７項記載においてさらに前
記基準電位点と、前記第１のスイツチ装置と、前
記第１のコンデンサ装置との間の前記接合との間
に接続された第３のコンデンサ装置を有する信号
調整回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/453,237 US4546324A (en) | 1982-12-27 | 1982-12-27 | Digitally switched analog signal conditioner |
| US453237 | 1982-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59136869A JPS59136869A (ja) | 1984-08-06 |
| JPS6355108B2 true JPS6355108B2 (ja) | 1988-11-01 |
Family
ID=23799733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244398A Granted JPS59136869A (ja) | 1982-12-27 | 1983-12-26 | デイジタルスイツチアナログ信号調整器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4546324A (ja) |
| EP (1) | EP0114314B1 (ja) |
| JP (1) | JPS59136869A (ja) |
| DE (1) | DE3381603D1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656661A (en) * | 1984-12-13 | 1987-04-07 | American Telephone And Telegraph Company | Switched capacitor coupled line receiver circuit |
| NL8501492A (nl) * | 1985-05-24 | 1986-12-16 | Philips Nv | Bemonster- en houd-schakelinrichting. |
| JPS6276099A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | サンプル・アンド・ホ−ルド回路 |
| US4691125A (en) * | 1986-10-03 | 1987-09-01 | Motorola, Inc. | One hundred percent duty cycle sample-and-hold circuit |
| FR2604835B1 (fr) * | 1986-10-07 | 1995-05-05 | Efcis | Amplificateur a capacites commutees a gain eleve |
| KR900012173A (ko) * | 1989-01-09 | 1990-08-03 | 쥬디스 알. 넬슨 | 정밀부품이 요구되지 않는 아날로그 신호 안정화장치 |
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| EP0584544A1 (en) * | 1992-07-24 | 1994-03-02 | Yozan Inc. | Operational amplifier |
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| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
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| KR100713995B1 (ko) * | 2005-11-07 | 2007-05-04 | 삼성에스디아이 주식회사 | Ｄｃｄｃ 변환기 및 그를 이용한 유기발광표시장치 |
| KR100703460B1 (ko) * | 2005-11-07 | 2007-04-03 | 삼성에스디아이 주식회사 | Ｄｃｄｃ 변환기 및 그를 이용한 유기발광표시장치 |
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