JPS5942899B2 - 制御信号発生回路 - Google Patents
制御信号発生回路Info
- Publication number
- JPS5942899B2 JPS5942899B2 JP9646276A JP9646276A JPS5942899B2 JP S5942899 B2 JPS5942899 B2 JP S5942899B2 JP 9646276 A JP9646276 A JP 9646276A JP 9646276 A JP9646276 A JP 9646276A JP S5942899 B2 JPS5942899 B2 JP S5942899B2
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- JP
- Japan
- Prior art keywords
- operational amplifier
- input terminal
- operational
- terminal
- control signal
- Prior art date
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- Expired
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- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
本発明は、比例及び積分制御信号の発生回路に関するも
のである。
のである。
第１図は、従来の比例及び積分制御信号発生回路の一例
を示す結線図で、Ａ１は演算増幅器、Ｒ１は入力抵抗、
Ｒ２は帰還抵抗、Ｃは積分コンデンサ、Ｔｉは入力端子
、Ｔｏは出力端子である。
を示す結線図で、Ａ１は演算増幅器、Ｒ１は入力抵抗、
Ｒ２は帰還抵抗、Ｃは積分コンデンサ、Ｔｉは入力端子
、Ｔｏは出力端子である。
尚、抵抗Ｒ１及びＲ２の抵抗値をＲ１及びＲ２を以て表
わし、コンデンサＣの静電容量をＣを以て表わす。
わし、コンデンサＣの静電容量をＣを以て表わす。
第２図以下の説明においても同様である。端子Ｔｉに加
えられる入力電圧をｅｉ、端子Ｔｏに現出する出力電圧
をｅｏ とすると、ε：自然対数の底 ｔ：時間 即ち、出力電圧ｅｏ は、入力電圧ｅｉ に比例する
電圧と入力電圧ｅｉ の時間積に対応する電圧の合成
電圧となる。
えられる入力電圧をｅｉ、端子Ｔｏに現出する出力電圧
をｅｏ とすると、ε：自然対数の底 ｔ：時間 即ち、出力電圧ｅｏ は、入力電圧ｅｉ に比例する
電圧と入力電圧ｅｉ の時間積に対応する電圧の合成
電圧となる。
然るにこの回路においては、帰還抵抗Ｒ２の大きさを変
化せしめると、利得と時定数が共に変化し、それぞれを
独立に変化せしめることが出来ない。
化せしめると、利得と時定数が共に変化し、それぞれを
独立に変化せしめることが出来ない。
即ち、比例制御信号分と積分制御信号分の大きさを各別
に変えることは不可能である。
に変えることは不可能である。
コンデンサＣの静電容量を変化せしめるときは、時定数
のみを単独で変化せしめることは可能であるが、広い範
囲に亘ってコンデンサＣの静電容量を連続的に変えるこ
とは不可能である。
のみを単独で変化せしめることは可能であるが、広い範
囲に亘ってコンデンサＣの静電容量を連続的に変えるこ
とは不可能である。
第２図は、上述の欠点を除き得るように構成された信号
発生回路を示す結線図で、Ａ２ないしＡ４は演算増幅器
、Ｒ１，Ｒ３，Ｒ４及びＲ５は入力抵抗、Ｒ２及びＲ６
は帰還抵抗、Ｃは積分コンデンサ、Ｔｉは入力端子、Ｔ
ｏは出力端子である。
発生回路を示す結線図で、Ａ２ないしＡ４は演算増幅器
、Ｒ１，Ｒ３，Ｒ４及びＲ５は入力抵抗、Ｒ２及びＲ６
は帰還抵抗、Ｃは積分コンデンサ、Ｔｉは入力端子、Ｔ
ｏは出力端子である。
端子Ｔｉに加えられる入力電圧をｅｉ、演算増幅器Ａ２
の出力電圧をｅｏｌ、演算増幅器Ａ３の出力電圧をｅｏ
２ とすると、 となる。
の出力電圧をｅｏｌ、演算増幅器Ａ３の出力電圧をｅｏ
２ とすると、 となる。
入力抵抗Ｒ４，Ｒ５及び帰還抵抗Ｒ６の抵抗値をすべて
等しく選ぶと、端子Ｔｏに現出する出力電圧ｅｏは、 となる。
等しく選ぶと、端子Ｔｏに現出する出力電圧ｅｏは、 となる。
したがって、抵抗Ｒ２を変化せしめることにより、時定
数に関係なく利得を連続的に変化せしめ得ると共に、抵
抗Ｒ３を変化せしめることにより、利得に関係なく時定
数を広い範囲に亘って連続的に変化せしめることが出来
る。
数に関係なく利得を連続的に変化せしめ得ると共に、抵
抗Ｒ３を変化せしめることにより、利得に関係なく時定
数を広い範囲に亘って連続的に変化せしめることが出来
る。
然るにこの回路においては、時定数を設定するための抵
抗Ｒ３が直接入力端子に接続されているため、Ｒ３の変
化に応じて入力インピーダンスが変化する欠点を免れる
ことが出来ず、この入力インピーダンスの変化の影響を
受けないように前段の回路の設計に十分注意する必要が
ある。
抗Ｒ３が直接入力端子に接続されているため、Ｒ３の変
化に応じて入力インピーダンスが変化する欠点を免れる
ことが出来ず、この入力インピーダンスの変化の影響を
受けないように前段の回路の設計に十分注意する必要が
ある。
Ｘ本発明は、簡単な回路構成で、利得及び時定
数を各独立に、かつ、広い範囲に亘って連続的に変化せ
しめ得ると共に、利得は勿論、時定数を変化せしめる場
合でも入力インピーダンスの変化するおそれのない制御
信号発生回路を実現することを目的とする。
数を各独立に、かつ、広い範囲に亘って連続的に変化せ
しめ得ると共に、利得は勿論、時定数を変化せしめる場
合でも入力インピーダンスの変化するおそれのない制御
信号発生回路を実現することを目的とする。
第３図は、本発明の一実施例を示す結線図で、Ａ５及び
Ａ６は演算増幅器、Ｒ７ないしＲ９は演算抵抗、Ｒ１０
及びＲ１１は出力抵抗、Ｃは積分コンデンサ、Ｔｉは入
力端子、Ｔｏは出力端子である。
Ａ６は演算増幅器、Ｒ７ないしＲ９は演算抵抗、Ｒ１０
及びＲ１１は出力抵抗、Ｃは積分コンデンサ、Ｔｉは入
力端子、Ｔｏは出力端子である。
端子Ｔｉへの入力電圧をｅｉ、演算増幅器Ａ５及びＡ６
の各出力電圧をｅｏ １’及びｅｏ２′、抵抗ＲＩＯ及
びＲ７に流れる電流を１１、抵抗Ｒ１０及びＲ１１に流
れる電流を１２とすると、ｅｏ １’−ｅｉ ＝Ｒ１０
（ｉ １＋ｉ ２ ）＋Ｒ７・ｉ １・・・・・・・・
・（２） ｅｏ １’−ｅｏ２’−Ｒ１０（ｉ １ ＋ｉ ２）＋
Ｒ１１・ｉ ２・・・・・・・・・（３） （２）式から（３）式を引くと、 したがって、 抵抗Ｒ１０の抵抗値を抵抗Ｒ１１の抵抗値に等しく選ぶ
と、（３）式は、 ｅｏｌ’−ｅｏ２’−２・Ｒ１１・ｉ ２＋Ｒ１１・ｉ
１・・・・・・・・・（６） となり、（６）式に（５）式を代入すると、（７）式に
（１）式を代入すると、 したがって、 Ｒ１１＜＜Ｒ８及びＲ１１＜＜Ｒ９とすると、であるか
ら、 となる。
の各出力電圧をｅｏ １’及びｅｏ２′、抵抗ＲＩＯ及
びＲ７に流れる電流を１１、抵抗Ｒ１０及びＲ１１に流
れる電流を１２とすると、ｅｏ １’−ｅｉ ＝Ｒ１０
（ｉ １＋ｉ ２ ）＋Ｒ７・ｉ １・・・・・・・・
・（２） ｅｏ １’−ｅｏ２’−Ｒ１０（ｉ １ ＋ｉ ２）＋
Ｒ１１・ｉ ２・・・・・・・・・（３） （２）式から（３）式を引くと、 したがって、 抵抗Ｒ１０の抵抗値を抵抗Ｒ１１の抵抗値に等しく選ぶ
と、（３）式は、 ｅｏｌ’−ｅｏ２’−２・Ｒ１１・ｉ ２＋Ｒ１１・ｉ
１・・・・・・・・・（６） となり、（６）式に（５）式を代入すると、（７）式に
（１）式を代入すると、 したがって、 Ｒ１１＜＜Ｒ８及びＲ１１＜＜Ｒ９とすると、であるか
ら、 となる。
よって ２・Ｒ７＜Ｒ８に選べば、抵抗Ｒ７を変えて時
定数に関係なく利得を変化せしめることが出来、抵抗Ｒ
８を変えて時定数を変化せしめる際にも利得への影響を
小ならしめ得ると共に、何れの場合も入力インピーダン
スに影響を与えるおそれは全くない。
定数に関係なく利得を変化せしめることが出来、抵抗Ｒ
８を変えて時定数を変化せしめる際にも利得への影響を
小ならしめ得ると共に、何れの場合も入力インピーダン
スに影響を与えるおそれは全くない。
第１図及び第２図は、従来の制御信号発生回路を示す結
線図、第３図は、本発明の一実施例を示す結線図で、Ａ
１ないしＡ６：演算増幅器、Ｒ１゜Ｒ３ないしＲ５：入
力抵抗、Ｒ２及びＲ６：帰還抵抗、Ｒ７ないしＲ９：演
算抵抗、ＲＩＯ及びＲ１１：出力抵抗、Ｃ：積分コンデ
ンサ、Ｔｉ ：入力端子、Ｔｏ ：出力端子である。
線図、第３図は、本発明の一実施例を示す結線図で、Ａ
１ないしＡ６：演算増幅器、Ｒ１゜Ｒ３ないしＲ５：入
力抵抗、Ｒ２及びＲ６：帰還抵抗、Ｒ７ないしＲ９：演
算抵抗、ＲＩＯ及びＲ１１：出力抵抗、Ｃ：積分コンデ
ンサ、Ｔｉ ：入力端子、Ｔｏ ：出力端子である。
Claims (1)
- １ 第１の演算増幅器の反転入力端子及び共通入力端子
間に第１の演算抵抗を接続すると共に、前記第１の演算
増幅器の出力端子及び前記反転入力端子間に第２及び第
３の演算抵抗を互に直列接続して挿入し、前記第１の演
算増幅器の非反転入力端子及び前記共通入力端子間に入
力信号を加えるように構成した第１の演算増幅器回路と
、第２の演算増幅器の出力端子及び反転入力端子間に積
分コンデンサを接続すると共に、前記第２の演算増幅器
の反転入力端子を第４の演算抵抗を介して前記第１の演
算増幅器の反転入力端子に接続し、前記第２の演算増幅
器の非反転入力端子を前記共通入力端子に接続すると共
に、前記第２の演算増幅器の出力端子を第５の演算抵抗
を介して前記第２及び第３の演算抵抗相互の接続点に接
続して成る第２の演算増幅器回路と、前記第１の演算増
幅器の出力端子に接続した制御信号出力回路とを以て構
成したことを特徴とする制御信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9646276A JPS5942899B2 (ja) | 1976-08-12 | 1976-08-12 | 制御信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9646276A JPS5942899B2 (ja) | 1976-08-12 | 1976-08-12 | 制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5321546A JPS5321546A (en) | 1978-02-28 |
| JPS5942899B2 true JPS5942899B2 (ja) | 1984-10-18 |
Family
ID=14165686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9646276A Expired JPS5942899B2 (ja) | 1976-08-12 | 1976-08-12 | 制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942899B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151258U (ja) * | 1987-03-23 | 1988-10-05 | ||
| JPH045239Y2 (ja) * | 1987-03-23 | 1992-02-14 | ||
| JPS63151257U (ja) * | 1987-03-23 | 1988-10-05 | ||
| JPH0396172U (ja) * | 1990-01-18 | 1991-10-01 |
-
1976
- 1976-08-12 JP JP9646276A patent/JPS5942899B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5321546A (en) | 1978-02-28 |
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