JPH0635540Y2

JPH0635540Y2 - 差動増幅器

Info

Publication number: JPH0635540Y2
Application number: JP10664188U
Authority: JP
Inventors: 憲男前田
Original assignee: Toa Corp
Current assignee: Toa Corp
Priority date: 1988-08-11
Filing date: 1988-08-11
Publication date: 1994-09-14
Anticipated expiration: 2003-08-11
Also published as: JPH0228112U

Description

【考案の詳細な説明】〈産業上の利用分野〉この考案は、差動増幅器に関し、特に同相利得を減少さ
せたものに関する。

〈従来技術〉従来、差動増幅器の回路には第４図に示すようなものが
あった。同図において、２、４、６は演算増幅器で、演
算増幅器２、４の非反転入力端子には、入力電圧V_a、V_b
が供給され、演算増幅器２、４の出力側と非反転入力端
子との間にはそれぞれ抵抗値Ｒの抵抗器８、10が接続さ
れ、演算増幅器２、４の反転入力端子間には、抵抗値R_x
の抵抗器12が接続されている。これらによってダブルエ
ンドの差動増幅回路が構成されている。

また、演算増幅器６と抵抗器14、16、18、20とによっ
て、演算増幅器２、４の出力V₁、V₂を差動増幅するシン
グルエンドの差動増幅回路22が形成されている。

このような差動増幅器では、演算増幅器２の反転入力端
子の電圧はイマジナリショートによってV_aであり、演算
増幅器４の反転入力端子の電圧もイマジナリショートに
よりV_bである。よって、抵抗器８、10を流れる電流は
（V_a−V_b）／R_xとなり、演算増幅器２の出力電圧V₁はV_a
＋Ｒ・（V_a−V_b）／R_xとなり、これを整理すると、となる。同様に、演算増幅器４の出力電圧V₂はとなる。ここで、両演算増幅器２、４の入力電圧V_a、V_b
が同相で値が等しい、即ちV_a＝V_bとすると、V₁＝V₂＝V_a
となり、同相利得は１となる。一方、両演算増幅器２、
４の入力電圧V_a、V_bが逆相で値が等しい、即ちV_a＝−V_b
とすると、差動利得は（１＋2R/R_x）となる。

〈考案が解決しようとする課題〉一般に差動増幅器においては、同相信号除去比は差動増
幅器の性能として非常に重要視されている。しかし、上
記の回路では、演算増幅器２、４の回路の同相利得が１
であるので、演算増幅器２、４は同相信号除去比を向上
させるのには貢献してなく、同相信号除去比は、差動増
幅回路22によって決定される。従って、演算増幅器６に
は、同相信号除去比特性が良好なものを使用しなければ
ならず、さらに、演算増幅器６と共に使用する抵抗器1
4、16、18、20には非常に精度の高いものを使用しなけ
れば、たとえ同相信号除去比特性が良好な演算増幅器を
用いても、同相信号除去比を良好にすることができない
という問題点があった。また、上記の回路では、入力電
圧V_a、V_bに直流電圧を重畳し、入力電圧V_a、V_bの発生源
となるマイクロホン等に電源を供給することがあるが、
そのような場合、演算増幅器２、４の出力にそのまま直
流電圧があらわれ、演算増幅器６の出力、即ち差動出力
電圧の振幅が制限され、ダイナミックレンジが小さくな
るという問題点があった。これは、演算増幅器２、４の
入力側や出力側に直流カット用のコンデンサを設けるこ
とによって阻止できるが、コンデンサを用いている分だ
け、この回路の長寿命を期待できないという新たな問題
が生じる。

この考案は上記の各問題点を解決した差動増幅器を提供
することを目的とする。

〈課題を解決するための手段〉上記の目的を達成する考案は、第４図に示した従来のダ
ブルエンドの差動増幅回路に、この差動増幅回路の両出
力を加算増幅する加算増幅部を設け、この加算増幅部の
出力をそれぞれ上記の差動増幅回路の入力側に抵抗器を
介して負帰還させたものである。そして、この加算増幅
部の利得を1/2以上に選択してある。

〈作用〉この考案によれば、ダブルエンドの差動増幅回路の両出
力に同相信号が生じると、これらが加算増幅され、ダブ
ルエンドの差動増幅回路の入力側に負帰還され、同相分
が打ち消される。このとき、ダブルエンドの差動増幅回
路の両出力の同相分を加算しているので、加算増幅部の
利得は1/2以上であれば充分である。また、ダブルエン
ドの両出力に逆相分が生じた場合、加算増幅部で互いに
打ち消しあうので、加算増幅部を設けても、ダブルエン
ドの差動増幅部の差動利得には何等影響を与えない。

〈実施例〉第１図乃至第３図に一実施例を示す。第１図において、
24、26は演算増幅器で、演算増幅器24の非反転入力端子
には、一方の差動入力電圧V_aが供給され、同じく演算増
幅器26の非反転入力端子には他方の差動入力電圧V_bが供
給される。演算増幅器24の出力端子と反転入力端子との
間には、抵抗値Ｒの抵抗器28が接続され、演算増幅器26
の出力端子と非反転入力端子との間にも抵抗値Ｒの抵抗
器30が接続されている。また、演算増幅器24、26の反転
入力端子間には抵抗値R_xの抵抗器32が接続されている。

また、演算増幅器24、26の出力は、加算器34で加算さ
れ、増幅器36で増幅される。この増幅器36の増幅出力
は、抵抗値Ｒの抵抗器38、40を介してそれぞれ演算増幅
器24、26の反転入力端子側に供給されている。なお、増
幅器36の利得は1/2以上とされている。

また、増幅器24、26の出力は、演算増幅器42の非反転入
力端子と反転入力端子とに抵抗器44、46を介して供給さ
れている。また、演算増幅器42の出力端子と反転入力端
子とは抵抗器48を介して接続され、演算増幅器42の非反
転入力端子は抵抗器50を介して接地されている。なお、
演算増幅器42と抵抗器44、46、48、50とは差動増幅回路
を構成しているので、抵抗器46、48の値は等しく選択さ
れ、抵抗器44、50の抵抗値も等しく選択されている。

ここで、演算増幅器24に供給される電圧をV_a、演算増幅
器24の出力電圧をV₁、同じく演算増幅器26に供給される
電圧をV_b、演算増幅器26の出力電圧をV₂、増幅器36の増
幅度をＡ、増幅器36の出力電圧をV₃とすると、V₁、V
₂は、となる。ただし、V₃はＡ（V₁＋V₂）である。演算増幅器
24の反転入力端子と非反転入力端子とはイマジナイリシ
ョートしているので、演算増幅器24の反転入力端子の電
圧はV_aであり、同じく演算増幅器26の非反転入力端子と
反転入力端子もイマジナリショートしているので、演算
増幅器26の反転入力端子の電圧はV_bとなる。これに基づ
いて演算増幅器24の出力電圧V₁を求める場合の等価回路
を第２図に示す。第２図から明らかなように、抵抗器32
を流れる電流I_1aは、となる。同様に抵抗器38を流れる電流I_2aはとなる。抵抗器28に流れる電流I_aはI_1aとI_2aとを加算し
たものであるので、となる。演算増幅器24の出力電圧V₁は、V_aに抵抗器28の
電圧降下（I_a・Ｒ）を加算したものであるので、となり、これを整理すると、（１）式のようになる。同
様にV₂を求める等価回路は第３図のようになり、抵抗器
32を流れる電流I_1bはとなり、抵抗器40を流れる電流I_2bはとなり、抵抗器30に流れる電流I_bは、I_1bとI_2bとを加算
したものであり、となる。演算増幅器26の出力電圧V₂は、電圧V_bに抵抗器
30での電圧降下（I_b・Ｒ）を加算したものであり、となり、これを整理すると、（２）式のようになる。

ここで、V_a＝V_b＝Ｖとすると、即ち同相で、値を等しく
すると、V₁、V₂は V₁＝V₂＝2V−V₃……（３）となり、V₃は V₃＝Ａ（V₁＋V₂）＝2A（2V−V₃）＝4AV−2AV₃ となる。これより、V₃はとなり、これを（３）式に代入すると、となる。よって、同相利得G_vcはとなる。従って、増幅器36の利得を、この実施例のよう
に1/2以上とすると、同相利得G_vcは、演算増幅器42に入
力される以前に、１以下となっている。しかも、増幅器
36の利得を、この実施例のように1/2以上とすることは
極めて容易に行なえる。また、V_aとV_bとを逆相で値が等
しい電圧とすると、即ち、V_a＝Ｖ、V_b＝−Ｖとすると、
差動利得G_vdはとなり、増幅器36は差動利得には全く影響を与えていな
い。しかも、第４図に示した従来のものの差動利得より
も大きくなる。なお、演算増幅器24、26の出力は、抵抗
器44、46を介して演算増幅器42の反転入力端子及び非反
転入力端子にそれぞれ供給され、差動増幅される。

〈考案の効果〉以上のように、この考案による差動増幅器によれば、２
つの増幅部の出力を加算する利得が1/2以上の加算増幅
部を設け、この加算増幅部の出力を、２つの増幅部の入
力側に負帰還しているので、同相利得が格段に減少す
る。従って、この差動増幅器の同相信号除去比は格段に
向上し、この差動増幅器を構成する演算増幅器に同相信
号除去比特性が良好なものを使用する必要はなく、ま
た、演算増幅器と共に差動増幅器を構成する抵抗器にさ
して高精度のものを用いる必要もない。さらに、同相信
号除去比を向上させるための調整としては、加算増幅部
の利得を1/2以上とするだけでよく、調整が非常に簡単
となる。また、同相利得を非常に小さくできるので、こ
の差動増幅器の入力端子にマイクロホン等を駆動するた
めの直流電圧を重畳しても、この差動増幅器の出力には
直流電圧は現れないので、この差動増幅器の差動出力が
供給される別の差動増幅器のダイナミックレンジが狭く
なることはなく、この差動増幅器の入力側や出力側に直
流カット用のコンデンサを設ける必要がなく、その分だ
け、この差動増幅器の長寿命化を図ることができる。

【図面の簡単な説明】

第１図はこの考案による差動増幅器の一実施例の回路
図、第２図は同実施例の演算増幅器24の出力電圧を算出
するための等価回路図、第３図は同実施例の演算増幅器
26の出力電圧を算出するための等価回路図、第４図は従
来の差動増幅器の回路図である。 24……第１の演算増幅器、26……第２の演算増幅器、2
8、30……第１及び第２の帰還抵抗器、32……抵抗器、3
8、40……第３及び第４の抵抗器、34……加算器（加算
増幅部）、36……増幅器（加算増幅部）。

Claims

【実用新案登録請求の範囲】

【請求項１】それぞれ非反転入力端子に入力信号が供給
される第１及び第２の演算増幅器と、これら第１及び第
２の演算増幅器の出力端子からそれぞれ第１及び第２の
演算増幅器の反転入力端子に接続された第１及び第２の
帰還抵抗器と、第１及び第２の演算増幅器の反転入力端
子間に接続された抵抗器とを、具備する差動増幅器にお
いて、第１及び第２の演算増幅器の出力信号を加算増幅
し、この加算増幅出力を第３及び第４の帰還抵抗器を介
して第１及び第２の演算増幅器の反転入力端子側に帰還
している加算増幅部を設け、この加算増幅部の利得を1/
2以上としてなる差動増幅器。