JPS6228606B2 - - Google Patents
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- Publication number
- JPS6228606B2 JPS6228606B2 JP53139620A JP13962078A JPS6228606B2 JP S6228606 B2 JPS6228606 B2 JP S6228606B2 JP 53139620 A JP53139620 A JP 53139620A JP 13962078 A JP13962078 A JP 13962078A JP S6228606 B2 JPS6228606 B2 JP S6228606B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- resistor
- amplifiers
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は増幅器を並列接続する場合の回路構成
に関するものである。
に関するものである。
増幅回路の出力能力を増大させる手段として、
複数個の増幅器を並列接続することが行われる。
第１図は演算増幅器を使つた電圧フオロアーの並
列接続の例で、１は信号源、２，３は演算増幅
器、４は負荷抵抗である。また２００，３００は
演算増幅器の正相入力端子、２０１，３０１は逆
相入力端子、２０２，３０２は出力端子である。
演算増幅器２，３の増幅率が十分大きければ、信
号源電圧Esと負荷抵抗に印加される出力電圧Eo
は等し。演算増幅器２，３の出力電流をそれぞれ
I1、I2としたとき、負荷抵抗４に流れる電流I0はI0
＝I1＋I2で与えられる。演算増幅器２，３が全く
同じ特性を有しておればI1＝I2であるからI0＝2I1
＝2I2となる。したがつて、演算増幅器２，３か
ら取り得る最大電流をImaxとすると、負荷抵抗
４に流しうる最大電流は2Imaxとなり、単一の演
算増幅器を使つた場合の２倍になることが判る。
以上述べた点は、２個の演算増幅器２，３の特性
が全く等しい時のみに成り立つ事であつて、特性
に差がある場合には不都合を生ずる。たとえば、
２個の演算増幅器２，３の入力オフセツト電圧に
差がある場合、あるいは特に増幅器利得を１以外
の値に設定するとき各増幅器利得の設定にバラツ
キがある場合、第１図の回路は電圧値の異なる電
圧源を並列接続することと等価になり、演算増幅
器２から演算増幅器３へ（あるいはその逆に）電
流が流れ、甚しい場合は演算増幅器２，３が破壊
に至る。
複数個の増幅器を並列接続することが行われる。
第１図は演算増幅器を使つた電圧フオロアーの並
列接続の例で、１は信号源、２，３は演算増幅
器、４は負荷抵抗である。また２００，３００は
演算増幅器の正相入力端子、２０１，３０１は逆
相入力端子、２０２，３０２は出力端子である。
演算増幅器２，３の増幅率が十分大きければ、信
号源電圧Esと負荷抵抗に印加される出力電圧Eo
は等し。演算増幅器２，３の出力電流をそれぞれ
I1、I2としたとき、負荷抵抗４に流れる電流I0はI0
＝I1＋I2で与えられる。演算増幅器２，３が全く
同じ特性を有しておればI1＝I2であるからI0＝2I1
＝2I2となる。したがつて、演算増幅器２，３か
ら取り得る最大電流をImaxとすると、負荷抵抗
４に流しうる最大電流は2Imaxとなり、単一の演
算増幅器を使つた場合の２倍になることが判る。
以上述べた点は、２個の演算増幅器２，３の特性
が全く等しい時のみに成り立つ事であつて、特性
に差がある場合には不都合を生ずる。たとえば、
２個の演算増幅器２，３の入力オフセツト電圧に
差がある場合、あるいは特に増幅器利得を１以外
の値に設定するとき各増幅器利得の設定にバラツ
キがある場合、第１図の回路は電圧値の異なる電
圧源を並列接続することと等価になり、演算増幅
器２から演算増幅器３へ（あるいはその逆に）電
流が流れ、甚しい場合は演算増幅器２，３が破壊
に至る。
本発明は以上の点に鑑みなされたもので、増幅
利得の設定が容易で、安全に増幅器を並列に接続
するための回路構成を提供することを目的として
いる。以下実施例に従つて説明する。第２図は本
発明の一実施例で、５，６は抵抗でそれぞれ抵抗
値がR1、R2である。また７は利得が１の増幅器
である。そして、増幅器２の逆相入力端子２０１
へは、抵抗５，６の接続点の電位すなわち出力電
圧Eoを負帰還入力している。したがつて出力電
圧Eoと入力信号Esとが等しくなることは自明で
ある。ここで、抵抗５，６に流れる電流をそれぞ
れI1、I2とすると、増幅器７の入力端子７００の
電圧はEo＋I1R1である。増幅器７の利得は１で
あるからその出力端子７０１の電圧もEo＋I1R1
である。したがつて抵抗６の両端の電圧はEo＋
I1R1−Eo＝I1R1となり、抵抗６を流れる電流I2は
I2＝Ｉ１Ｒ１／Ｒ２となる。ここでR1＝R2となるように
抵抗 値を選べばI2＝I1となり、増幅器２と７からは等
しい電流が負荷抵抗４に流れる。負荷抵抗４に流
れる電流をI0とするとI0＋I1＋I2＝2I1となる。第
２図の回路では増幅器２と７は直接には並列接続
されていないため、増幅器２，７のオフセツト電
圧の差によつて増幅器２と７の間に電流が流れる
ことはないが、増幅器７のオフセツト電圧によつ
て若干の影響を受ける。すなわち増幅器７のオフ
セツト電圧を△E7とすると、増幅器７の出力端
子７０１の電圧はE0＋I1R1＋△E7となる。した
がつてI2＝Ｉ１Ｒ１＋△Ｅ７／Ｒ２となりR1＝R2ならば
I2＝I1 ＋△E7／R1となる。この場合負荷抵抵抗４の抵
抗値R0→∞であつてもI1＝０、I2＝０とはならな
い。すなわちR0→∞のときI1＋I2＝０であるから
2I2＝−2I1＝△E7／R1すなわちI2＝−I1＝△E7／
2R1となる。この電流は当然負荷抵抗４には流れ
ず、増幅器２，７間を流れる。しかし代表的な値
として△E7＝10ｍｖ、R1＝10ΩとするとI2＝−I1
＝0.5ｍＡとなり実用上は差しつかえない程度で
ある。しかして、増幅器２と７のオフセツト電圧
の差、あるいは利得の差によつてそれら間に電流
が流れることはないので各増幅器２，７はそのバ
ランスを考慮する必要なく設定使用でき、しかも
両者の合成による出力電流の増大が計れる。又、
２個の増幅器２，７にそれぞれオフセツト電圧△
E1、△E7がある場合についても、増幅器７の出
力電圧はE0＋I1R1＋E7＝Es−△E1＋I1R1＋△E7
となり、I2＝（I1R1＋△E7）／R2となり、R1＝R2と
すればI2＝I1＋△E7／R1となる。従つて、△E1に
関係なく△E7によつてのみI1とI2に差が与えら
れ、この△E7によりR0→∞の場合に増幅器２と
７の間に電流が流れることが判るが、前述したの
と同様抵抗R1、R2により実用的には差しつかえ
ない程度に抑制されることも自明である。
利得の設定が容易で、安全に増幅器を並列に接続
するための回路構成を提供することを目的として
いる。以下実施例に従つて説明する。第２図は本
発明の一実施例で、５，６は抵抗でそれぞれ抵抗
値がR1、R2である。また７は利得が１の増幅器
である。そして、増幅器２の逆相入力端子２０１
へは、抵抗５，６の接続点の電位すなわち出力電
圧Eoを負帰還入力している。したがつて出力電
圧Eoと入力信号Esとが等しくなることは自明で
ある。ここで、抵抗５，６に流れる電流をそれぞ
れI1、I2とすると、増幅器７の入力端子７００の
電圧はEo＋I1R1である。増幅器７の利得は１で
あるからその出力端子７０１の電圧もEo＋I1R1
である。したがつて抵抗６の両端の電圧はEo＋
I1R1−Eo＝I1R1となり、抵抗６を流れる電流I2は
I2＝Ｉ１Ｒ１／Ｒ２となる。ここでR1＝R2となるように
抵抗 値を選べばI2＝I1となり、増幅器２と７からは等
しい電流が負荷抵抗４に流れる。負荷抵抗４に流
れる電流をI0とするとI0＋I1＋I2＝2I1となる。第
２図の回路では増幅器２と７は直接には並列接続
されていないため、増幅器２，７のオフセツト電
圧の差によつて増幅器２と７の間に電流が流れる
ことはないが、増幅器７のオフセツト電圧によつ
て若干の影響を受ける。すなわち増幅器７のオフ
セツト電圧を△E7とすると、増幅器７の出力端
子７０１の電圧はE0＋I1R1＋△E7となる。した
がつてI2＝Ｉ１Ｒ１＋△Ｅ７／Ｒ２となりR1＝R2ならば
I2＝I1 ＋△E7／R1となる。この場合負荷抵抵抗４の抵
抗値R0→∞であつてもI1＝０、I2＝０とはならな
い。すなわちR0→∞のときI1＋I2＝０であるから
2I2＝−2I1＝△E7／R1すなわちI2＝−I1＝△E7／
2R1となる。この電流は当然負荷抵抗４には流れ
ず、増幅器２，７間を流れる。しかし代表的な値
として△E7＝10ｍｖ、R1＝10ΩとするとI2＝−I1
＝0.5ｍＡとなり実用上は差しつかえない程度で
ある。しかして、増幅器２と７のオフセツト電圧
の差、あるいは利得の差によつてそれら間に電流
が流れることはないので各増幅器２，７はそのバ
ランスを考慮する必要なく設定使用でき、しかも
両者の合成による出力電流の増大が計れる。又、
２個の増幅器２，７にそれぞれオフセツト電圧△
E1、△E7がある場合についても、増幅器７の出
力電圧はE0＋I1R1＋E7＝Es−△E1＋I1R1＋△E7
となり、I2＝（I1R1＋△E7）／R2となり、R1＝R2と
すればI2＝I1＋△E7／R1となる。従つて、△E1に
関係なく△E7によつてのみI1とI2に差が与えら
れ、この△E7によりR0→∞の場合に増幅器２と
７の間に電流が流れることが判るが、前述したの
と同様抵抗R1、R2により実用的には差しつかえ
ない程度に抑制されることも自明である。
第３図は第２図の実施例における利得１の増幅
器７を演算増幅器３を使つた電圧フオロアーで構
成した例であつて、回路の動作は第２図と同様で
ある。第４図はさらに出力電流を多くした実施例
で、８，９は増幅器７と同様な利得が１の増幅
器、１０，１１は抵抗であつてそれぞれの抵抗値
がR3、R4である。また抵抗５，６，１０，１１
を流れる電流をそれぞれI1、I2、I3、I4とし、負荷
抵抗４を流れる電流をI0とすると、第２図の回路
と同様の方法で次の式が導ける。
器７を演算増幅器３を使つた電圧フオロアーで構
成した例であつて、回路の動作は第２図と同様で
ある。第４図はさらに出力電流を多くした実施例
で、８，９は増幅器７と同様な利得が１の増幅
器、１０，１１は抵抗であつてそれぞれの抵抗値
がR3、R4である。また抵抗５，６，１０，１１
を流れる電流をそれぞれI1、I2、I3、I4とし、負荷
抵抗４を流れる電流をI0とすると、第２図の回路
と同様の方法で次の式が導ける。
I2＝I1R1／R2、I3＝I1R1／R3、I4＝I1R1／R4し
たがつてR1＝R2＝R3＝R4となるように抵抗値を
選べばI1＝I2＝I3＝I4となりI0＝I1＋I2＋I3＋I4＝4I1
となる。さらに多くの出力電流を得るためには、
第４図の回路に示すように、さらに多くの利得１
の増幅器と抵抗の直列回路を抵抗５に並列接続す
ればよい。
たがつてR1＝R2＝R3＝R4となるように抵抗値を
選べばI1＝I2＝I3＝I4となりI0＝I1＋I2＋I3＋I4＝4I1
となる。さらに多くの出力電流を得るためには、
第４図の回路に示すように、さらに多くの利得１
の増幅器と抵抗の直列回路を抵抗５に並列接続す
ればよい。
第５図は増幅器２の帰還回路に抵抗１２，１３
を追加した例で抵抗１２，１３の抵抗値をそれぞ
れR5、R6とするとE0＝Es（１＋Ｒ５／Ｒ６）となり増幅 回路として利得を持たせることができる。第５図
の回路においても増幅器７による出力電流増大の
機構は、第２図の回路と全く同様であり、又増幅
器２に利得をもたせ増幅器７の利得に対して差が
発生しても、増幅器２の利点は出力電圧Eoが０
のときの循環電流には関与しないので任意に設定
しても安全である。第６図は第５図と信号源１の
接続方法を変えた例で、この場合、Eo＝−Es×
R5／R6となり、増幅回路として見えば反転増幅
器となつている。この回路の出力電流増大の機構
は第２図の回路と同様である。
を追加した例で抵抗１２，１３の抵抗値をそれぞ
れR5、R6とするとE0＝Es（１＋Ｒ５／Ｒ６）となり増幅 回路として利得を持たせることができる。第５図
の回路においても増幅器７による出力電流増大の
機構は、第２図の回路と全く同様であり、又増幅
器２に利得をもたせ増幅器７の利得に対して差が
発生しても、増幅器２の利点は出力電圧Eoが０
のときの循環電流には関与しないので任意に設定
しても安全である。第６図は第５図と信号源１の
接続方法を変えた例で、この場合、Eo＝−Es×
R5／R6となり、増幅回路として見えば反転増幅
器となつている。この回路の出力電流増大の機構
は第２図の回路と同様である。
以上述べてきたように本発明によれば、通常の
増幅器に対して、利得１の増幅器と抵抗を付加す
ることにより電圧利得を任意に設定しても回路損
傷を防止して安全に出力電流の増大が計れ、実用
的価値はきわめて大きい。
増幅器に対して、利得１の増幅器と抵抗を付加す
ることにより電圧利得を任意に設定しても回路損
傷を防止して安全に出力電流の増大が計れ、実用
的価値はきわめて大きい。
第１図は出力電流の増大を目的として２個の増
幅器を並列接続した従来の電気回路図、第２図は
この発明の基本構成を示す電気回路図、第３図、
第４図、第５図、第６図は本発明の異なる実施例
を示す電気回路図である。 図中１は信号源、２，３は演算増幅器、４は負
荷抵抗、７，８，９は利得１の増幅器である。 尚、図中同一符号は同一又は相当部分を示す。
幅器を並列接続した従来の電気回路図、第２図は
この発明の基本構成を示す電気回路図、第３図、
第４図、第５図、第６図は本発明の異なる実施例
を示す電気回路図である。 図中１は信号源、２，３は演算増幅器、４は負
荷抵抗、７，８，９は利得１の増幅器である。 尚、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を増幅する第１の増幅器、この第１
の増幅器の出力端子に一端が接続された第１の抵
抗、上記第１の増幅器の出力端子に入力端子を接
続された電圧利得が１の第２の増幅器、及び上記
第２の増幅器の出力端子に一端が接続され上記第
１の抵抗の他端に他端が接続された第２の抵抗か
ら成り、上記第１の抵抗と第２の抵抗との共通接
続点の電圧を出力電圧とし、この出力電圧を上記
第１の増幅器に負還させるとともに、上記共通接
続点に負荷抵抗を接続したことを特徴とする増幅
回路。 ２ 上記第１の抵抗に並列接続される上記第２の
増幅器と第２の抵抗との直列回路は電圧利得が１
の増幅器と抵抗との直列回路を複数個互いに並列
接続して構成されたことを特徴とする特許請求の
範囲第１項記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13962078A JPS5566110A (en) | 1978-11-10 | 1978-11-10 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13962078A JPS5566110A (en) | 1978-11-10 | 1978-11-10 | Amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5566110A JPS5566110A (en) | 1980-05-19 |
| JPS6228606B2 true JPS6228606B2 (ja) | 1987-06-22 |
Family
ID=15249521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13962078A Granted JPS5566110A (en) | 1978-11-10 | 1978-11-10 | Amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5566110A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367442A (en) * | 1980-07-10 | 1983-01-04 | Sansui Electric Co., Ltd. | Distortion correction circuit for a power amplifier |
| JPS62272705A (ja) * | 1986-05-21 | 1987-11-26 | Yamaha Corp | 増幅回路 |
| US5086474A (en) * | 1990-03-28 | 1992-02-04 | Thomson Consumer Electronics, Inc. | Amplifier having maximum summed power output from a plurality of devices having limited current sinking capability |
| AU2010217899B2 (en) * | 2009-02-25 | 2015-05-07 | Thx, Ltd. | Low dissipation amplifier |
| JP5322758B2 (ja) * | 2009-04-27 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | 出力回路 |
| JP6173756B2 (ja) * | 2013-04-19 | 2017-08-02 | 株式会社エヌエフ回路設計ブロック | 増幅回路 |
-
1978
- 1978-11-10 JP JP13962078A patent/JPS5566110A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5566110A (en) | 1980-05-19 |
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