JPH0376042B2 - - Google Patents
Info
- Publication number
- JPH0376042B2 JPH0376042B2 JP57131492A JP13149282A JPH0376042B2 JP H0376042 B2 JPH0376042 B2 JP H0376042B2 JP 57131492 A JP57131492 A JP 57131492A JP 13149282 A JP13149282 A JP 13149282A JP H0376042 B2 JPH0376042 B2 JP H0376042B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- resistor
- input terminal
- inverting
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 102220042509 rs112033303 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、入力信号に対して同相の出力信号を
出力し、且つ減衰器としても動作する演算増幅器
により構成された非反転形増幅器に関するもので
ある。
出力し、且つ減衰器としても動作する演算増幅器
により構成された非反転形増幅器に関するもので
ある。
従来のこの種の増幅器を第１図に示す。第１図
において、電圧供給端子３および４に正、負２電
源＋Ｂ、−Ｂが供給された演算増幅器１の反転入
力端子１１には、端子１０との間に抵抗６が接続
されると共に、演算増幅器１の出力端子１３との
間に抵抗７が接続されており、演算増幅器１の非
反転入力端子１２は基準電位点（接地点）５に接
続されている。演算増幅器１の出力端子１３は抵
抗８に接続され、抵抗８の他端には、演算増幅器
２の反転入力端子１４が接続され、さらに演算増
幅器２の出力端子１６との間に抵抗９が接続され
ており、演算増幅器２の非反転入力端子１５は基
準電位点５に接続されている。
において、電圧供給端子３および４に正、負２電
源＋Ｂ、−Ｂが供給された演算増幅器１の反転入
力端子１１には、端子１０との間に抵抗６が接続
されると共に、演算増幅器１の出力端子１３との
間に抵抗７が接続されており、演算増幅器１の非
反転入力端子１２は基準電位点（接地点）５に接
続されている。演算増幅器１の出力端子１３は抵
抗８に接続され、抵抗８の他端には、演算増幅器
２の反転入力端子１４が接続され、さらに演算増
幅器２の出力端子１６との間に抵抗９が接続され
ており、演算増幅器２の非反転入力端子１５は基
準電位点５に接続されている。
第１図に示す回路は、演算増幅器１、抵抗６お
よび抵抗７、そして演算増幅器２、抵抗８および
抵抗９でそれぞれ構成される２つの反転形増幅器
の直列接続による、端子１０を入力とし、演算増
幅器２の出力端子１６を出力とする非反転形増幅
器として動作する。第１図に示した増幅器の利得
をGVとすると、利得GVは(1)式で与えられる。
よび抵抗７、そして演算増幅器２、抵抗８および
抵抗９でそれぞれ構成される２つの反転形増幅器
の直列接続による、端子１０を入力とし、演算増
幅器２の出力端子１６を出力とする非反転形増幅
器として動作する。第１図に示した増幅器の利得
をGVとすると、利得GVは(1)式で与えられる。
GV＝VOUT／VIN＝（−R7／R6）×（−R9／R8）＝R7・R
9／R6・R8…(1) 但し、VIN…端子１０の入力信号電圧、VOUT…
出力端子１６の出力信号電圧、R6…抵抗６の抵
抗値、R7…抵抗７の抵抗値、R8…抵抗８の抵抗
値、R9…抵抗９の抵抗値 (1)式において、抵抗６，７，８および９のそれ
ぞれの抵抗値の選択により、演算増幅器１ならび
に２で構成される回路は、増幅器、減衰器、そし
てバツフアー回路のいずれかの動作を行う。すな
わち、抵抗６，７，８および９の各々の抵抗値の
間の関係が、 R6×R8＜R7×R9なる時、増幅器となり、 R6×R8＞R7×R9なる時、減衰器となり、 そして R6×R8＝R7×R9なる時、バツフアー回路とな
る。
9／R6・R8…(1) 但し、VIN…端子１０の入力信号電圧、VOUT…
出力端子１６の出力信号電圧、R6…抵抗６の抵
抗値、R7…抵抗７の抵抗値、R8…抵抗８の抵抗
値、R9…抵抗９の抵抗値 (1)式において、抵抗６，７，８および９のそれ
ぞれの抵抗値の選択により、演算増幅器１ならび
に２で構成される回路は、増幅器、減衰器、そし
てバツフアー回路のいずれかの動作を行う。すな
わち、抵抗６，７，８および９の各々の抵抗値の
間の関係が、 R6×R8＜R7×R9なる時、増幅器となり、 R6×R8＞R7×R9なる時、減衰器となり、 そして R6×R8＝R7×R9なる時、バツフアー回路とな
る。
従来、非反転形増幅器であり目つマイナス利得
を有する、すなわち、減衰器となる様な動作を演
算増幅器で実現する場合、第１図のように、２つ
の反転増幅器の直列接続により構成していた。従
つて、身かけ上２段増幅器構成となる。また、反
転増幅器の直列接続であるので、端子１０から出
力端子１６に至る信号経路に、増幅器の利得ある
いは減衰量を決定する抵抗を挿入する必要があ
る。このため、オフセツト等の影響を受けやす
い。さらにまた、端子１０、端子１２及び出力端
子１６を入出力端子とする非反転形増幅器として
みた場合の該非反転増幅器の入力インピーダン
ス、すなわち、端子１０から該非反転形増幅器を
見た入力インピーダンスは、演算増幅器１を反転
形増幅器として使用するため、利得を決定する抵
抗６及び帰還量に依存する形となり、一般に演算
増幅器を非反転形増幅器として使用した場合に比
して低くなる。従つて、高入力インピーダンスが
要求される場合、利得を決定する抵抗６の抵抗値
は、入力インピーダンス上の制約を受ける事を余
儀なくされた。
を有する、すなわち、減衰器となる様な動作を演
算増幅器で実現する場合、第１図のように、２つ
の反転増幅器の直列接続により構成していた。従
つて、身かけ上２段増幅器構成となる。また、反
転増幅器の直列接続であるので、端子１０から出
力端子１６に至る信号経路に、増幅器の利得ある
いは減衰量を決定する抵抗を挿入する必要があ
る。このため、オフセツト等の影響を受けやす
い。さらにまた、端子１０、端子１２及び出力端
子１６を入出力端子とする非反転形増幅器として
みた場合の該非反転増幅器の入力インピーダン
ス、すなわち、端子１０から該非反転形増幅器を
見た入力インピーダンスは、演算増幅器１を反転
形増幅器として使用するため、利得を決定する抵
抗６及び帰還量に依存する形となり、一般に演算
増幅器を非反転形増幅器として使用した場合に比
して低くなる。従つて、高入力インピーダンスが
要求される場合、利得を決定する抵抗６の抵抗値
は、入力インピーダンス上の制約を受ける事を余
儀なくされた。
本発明の目的は、減衰器あるいはバツフアー動
作が可能であり、且つ、高入力インピーダンス化
が計れる設計自由度の高い比反転形増幅器を提供
する事にある。
作が可能であり、且つ、高入力インピーダンス化
が計れる設計自由度の高い比反転形増幅器を提供
する事にある。
本発明による増幅器は、それぞれが非反転入力
端子、反転入力端子および出力端子を有する第１
および第２の増幅器、前記第１の増幅器の非反転
入力端子および出力端子にそれぞれ接続された信
号入力端子および信号出力端子、前記信号出力端
子と前記第２の増幅器の非反転入力端子との間に
接続された第１の抵抗、前記第２の増幅器の非反
転入力端子と基準点との間に接続された第２の抵
抗、前記第２の増幅器の反転入力端子と前記基準
点との間に接続された第３の抵抗、前記第２の増
幅器の反転入力端子および出力端子間に接続され
た第４の抵抗、ならびに前記第２の増幅器の出力
端子を前記第１の増幅器の反転入力端子に接続す
る手段を備え、前記信号入力端子に印加される入
力信号電圧に対して前記信号出力端子に得られる
出力信号電圧の利得を、前記第１乃至第４の抵抗
によつて、１より大きく、１より小さく、又は１
と同じにできるようにしたことを特徴とする。以
下、実施例を図面により詳細に説明する。
端子、反転入力端子および出力端子を有する第１
および第２の増幅器、前記第１の増幅器の非反転
入力端子および出力端子にそれぞれ接続された信
号入力端子および信号出力端子、前記信号出力端
子と前記第２の増幅器の非反転入力端子との間に
接続された第１の抵抗、前記第２の増幅器の非反
転入力端子と基準点との間に接続された第２の抵
抗、前記第２の増幅器の反転入力端子と前記基準
点との間に接続された第３の抵抗、前記第２の増
幅器の反転入力端子および出力端子間に接続され
た第４の抵抗、ならびに前記第２の増幅器の出力
端子を前記第１の増幅器の反転入力端子に接続す
る手段を備え、前記信号入力端子に印加される入
力信号電圧に対して前記信号出力端子に得られる
出力信号電圧の利得を、前記第１乃至第４の抵抗
によつて、１より大きく、１より小さく、又は１
と同じにできるようにしたことを特徴とする。以
下、実施例を図面により詳細に説明する。
第２図に本発明の一実施例を示す。第２図にお
いて、演算増幅器１７の反転入力端子２４には、
演算増幅器１８の出力端子２７が接続され、さら
に演算増幅器１８の反転入力端子２６との間に抵
抗１９が接続されている。演算増幅器１７の出力
端子２８には、演算増幅器１８の非反転入力端子
２５との間に抵抗２１が接続されている。また、
演算増幅器１８の非反転入力端子２５と基準電位
点５との間には抵抗２２が接続され、演算増幅器
１８の反転入力端子２６と基準電位点５との間に
は、抵抗２０が接続されている。
いて、演算増幅器１７の反転入力端子２４には、
演算増幅器１８の出力端子２７が接続され、さら
に演算増幅器１８の反転入力端子２６との間に抵
抗１９が接続されている。演算増幅器１７の出力
端子２８には、演算増幅器１８の非反転入力端子
２５との間に抵抗２１が接続されている。また、
演算増幅器１８の非反転入力端子２５と基準電位
点５との間には抵抗２２が接続され、演算増幅器
１８の反転入力端子２６と基準電位点５との間に
は、抵抗２０が接続されている。
第２図に示す回路は、演算増幅器１７、抵抗２
１および抵抗２２、そして演算増幅器１８、抵抗
１９および抵抗２０によつて、それぞれ構成され
る２つの非反転形増幅器による、演算増幅器１７
の非反転入力端子２３及び出力端子２８をそれぞ
れ入力および出力とする非反転形増幅器として動
作し、その特徴とするところは、演算増幅器１７
により構成される非反転形増幅器の負帰還ループ
内に、演算増幅器１８により構成された非反転形
増幅器を挿入し、演算増幅器１８の出力端子２７
および非反転入力端子２５をそれぞれ演算増幅器
１７の反転入力端子２４および抵抗２１と抵抗２
２の接続点に接続した事で、減衰器あるいはバツ
フアーとしても動作する非反転増幅器を実現でき
る事にある。すなわち、演算増幅器１７の負帰還
ループに施された演算増幅器１８及び抵抗１９、
抵抗２０による非反転増幅器の閉ループ利得が増
大すると、演算増幅器１７による非反転増幅器の
帰還量が大きくなる関係となる。つまり、第２図
に示す増幅器の利得をGV′とすると、利得GV′は
(2)式で与えられる。
１および抵抗２２、そして演算増幅器１８、抵抗
１９および抵抗２０によつて、それぞれ構成され
る２つの非反転形増幅器による、演算増幅器１７
の非反転入力端子２３及び出力端子２８をそれぞ
れ入力および出力とする非反転形増幅器として動
作し、その特徴とするところは、演算増幅器１７
により構成される非反転形増幅器の負帰還ループ
内に、演算増幅器１８により構成された非反転形
増幅器を挿入し、演算増幅器１８の出力端子２７
および非反転入力端子２５をそれぞれ演算増幅器
１７の反転入力端子２４および抵抗２１と抵抗２
２の接続点に接続した事で、減衰器あるいはバツ
フアーとしても動作する非反転増幅器を実現でき
る事にある。すなわち、演算増幅器１７の負帰還
ループに施された演算増幅器１８及び抵抗１９、
抵抗２０による非反転増幅器の閉ループ利得が増
大すると、演算増幅器１７による非反転増幅器の
帰還量が大きくなる関係となる。つまり、第２図
に示す増幅器の利得をGV′とすると、利得GV′は
(2)式で与えられる。
GV′＝V′OUT／VIN′＝１＋R21／R22／１＋R19／R2
0…(2) 但し、V′IN…端子２３の入力信号電圧、V′OUT
…出力端子２８の出力信号電圧、R19…抵抗１９
の抵抗値、R20…抵抗２０の抵抗値、R21…抵抗
２１の抵抗値、R22…抵抗２２の抵抗値 従つて、(2)式において、抵抗１９，２０，２１
および２２の間の関係が １＋R21／R22＞１＋R19／R20なるとき増幅器とな り、 １＋R21／R22＜１＋R19／R20なるとき減衰器とな り、 １＋R21／R22＝１＋R19／R20なるときバツフアーと なる。
0…(2) 但し、V′IN…端子２３の入力信号電圧、V′OUT
…出力端子２８の出力信号電圧、R19…抵抗１９
の抵抗値、R20…抵抗２０の抵抗値、R21…抵抗
２１の抵抗値、R22…抵抗２２の抵抗値 従つて、(2)式において、抵抗１９，２０，２１
および２２の間の関係が １＋R21／R22＞１＋R19／R20なるとき増幅器とな り、 １＋R21／R22＜１＋R19／R20なるとき減衰器とな り、 １＋R21／R22＝１＋R19／R20なるときバツフアーと なる。
また、第２図の構成による増幅器の入力インピ
ーダンスは、演算増幅器１７の非反転端子２３か
らみた入力インピーダンスとなり、しかも演算増
幅器１７を非反転増幅器として使用するため、第
１図に示すような従来例の如く、反転形増幅器の
組合わせにより非反転増幅器を構成した場合に比
して著しく大きくする事が出来る。しかも、演算
増幅器１７の非反転入力端子２３および出力端子
２８をそれぞれ入力および出力とするために見か
け上１段増幅器となり、入力から出力に至る信号
経路を簡単にする事が出来るため、オフセツト等
の影響及び実使用時の信号経路に対する外的影響
等を低減する事が可能である。
ーダンスは、演算増幅器１７の非反転端子２３か
らみた入力インピーダンスとなり、しかも演算増
幅器１７を非反転増幅器として使用するため、第
１図に示すような従来例の如く、反転形増幅器の
組合わせにより非反転増幅器を構成した場合に比
して著しく大きくする事が出来る。しかも、演算
増幅器１７の非反転入力端子２３および出力端子
２８をそれぞれ入力および出力とするために見か
け上１段増幅器となり、入力から出力に至る信号
経路を簡単にする事が出来るため、オフセツト等
の影響及び実使用時の信号経路に対する外的影響
等を低減する事が可能である。
第３図に本発明の他の実施例を示す。第３図は
演算増幅器１７の負帰還ループに位相補正を施し
たものである。すなわち、端子２４と端子２８と
の間にコンデンサ３０が接続され、端子２４と端
子２７との間に抵抗２９が接続され、これらによ
り時定数が設定される。第３図に示す回路におい
ても、本発明による効果が得られる事が明白であ
る。また、本発明は、演算増幅器の電源として単
電源を使用した場合にも何ら支障をきたす事はな
い。
演算増幅器１７の負帰還ループに位相補正を施し
たものである。すなわち、端子２４と端子２８と
の間にコンデンサ３０が接続され、端子２４と端
子２７との間に抵抗２９が接続され、これらによ
り時定数が設定される。第３図に示す回路におい
ても、本発明による効果が得られる事が明白であ
る。また、本発明は、演算増幅器の電源として単
電源を使用した場合にも何ら支障をきたす事はな
い。
第１図は従来例を示す回路図であり、第２図は
本発明の一実施例を示す回路図であり、第３図は
本発明の他の実施例を示す回路図である。 １〜２，１７〜１８……演算増幅器、３〜４…
…電圧供給端子、５……基準電位点、６〜９，１
９〜２２，２９……抵抗、１０，１３，２７……
端子、１１，１４，２４，２６……反転入力端
子、１２，１５，２３，２５……非反転入力端
子、１６，２８……出力端子、３０……コンデン
サ。
本発明の一実施例を示す回路図であり、第３図は
本発明の他の実施例を示す回路図である。 １〜２，１７〜１８……演算増幅器、３〜４…
…電圧供給端子、５……基準電位点、６〜９，１
９〜２２，２９……抵抗、１０，１３，２７……
端子、１１，１４，２４，２６……反転入力端
子、１２，１５，２３，２５……非反転入力端
子、１６，２８……出力端子、３０……コンデン
サ。
Claims (1)
- １ それぞれが非反転入力端子、反転入力端子お
よび出力端子を有する第１および第２の増幅器、
前記第１の増幅器の非反転入力端子および出力端
子にそれぞれ接続された信号入力端子および信号
出力端子、前記信号出力端子と前記第２の増幅器
の非反転入力端子との間に接続された第１の抵
抗、前記第２の増幅器の非反転入力端子と基準点
との間に接続された第２の抵抗、前記第２の増幅
器の反転入力端子と前記基準点との間に接続され
た第３の抵抗、前記第２の増幅器の反転入力端子
および出力端子間に接続された第４の抵抗、なら
びに前記第２の増幅器の出力端子を前記第１の増
幅器の反転入力端子に接続する手段を備え、前記
信号入力端子に印加される入力信号電圧に対して
前記信号出力端子に得られる出力信号電圧の利得
を、前記第１乃至第４の抵抗によつて、１より大
きく、１より小さく、又は１と同じにできるよう
にしたことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131492A JPS5922409A (ja) | 1982-07-28 | 1982-07-28 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131492A JPS5922409A (ja) | 1982-07-28 | 1982-07-28 | 増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922409A JPS5922409A (ja) | 1984-02-04 |
| JPH0376042B2 true JPH0376042B2 (ja) | 1991-12-04 |
Family
ID=15059256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131492A Granted JPS5922409A (ja) | 1982-07-28 | 1982-07-28 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922409A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61178507A (ja) * | 1985-02-04 | 1986-08-11 | Toyota Motor Corp | シリンダヘツド |
| JPH0722901Y2 (ja) * | 1989-03-07 | 1995-05-24 | 株式会社日本アレフ | 電圧増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384264U (ja) * | 1976-12-15 | 1978-07-12 |
-
1982
- 1982-07-28 JP JP57131492A patent/JPS5922409A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5922409A (ja) | 1984-02-04 |
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