JPS63294113A - ヒステリシスコンパレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明番１ヒステリシスコンパレータ回路であって、第
１及び第２の差動回路を用いて一対の入力端子間に信号
を供給し、一対の出力端子間より出力することによって
、グランドのレベルの変動の影響による誤動作を防止す
る。

〔産業上の利用分野） 本発明はヒステリシスコンパレータ回路に関し、ヒステ
リシス特性を有する］ンパレータ回路に関する。

従来より、ヂャタリングを防止する等の目的でヒステリ
シス特性を有するコンパレータが使用されている。この
ようにヒステリシス特性を有するものであってもノイズ
の影響を受けないことが曹望されている。

〔従来の技術〕

第４図は従来のヒステリシスコンパレータの−例の回路
構成図を示す。図中、演算増幅器１０の反転入力端子に
は基準電圧が供給されると共に、演算増幅器１０の出力
が帰還されている。また、非反転入力端子に入力端子１
１を介して信号源１２よりの信号が供給され、信号を基
準電比ど比較して１ｑられた信号が出力端子１３より出
ノ〕される。

〔発明が解決しようとする問題点〕

Ｌ記の従来回路ではグランドのレベルを基準とする信号
源１２よりの信号が入力端子１１に入来し、出力端子１
３の出力信号はグランドのレベルを基準として出力され
る。

ここで、出力信号がＨレベルに立、トがるとき及びＬレ
ベルに立下がるときグランドのインピーダンスが変化し
、この他に外来ノイズの混入によりグランドのレベルが
変動する。このため等測的に信号源１２とグランドとの
間にノイズ源１４が挿入されたかたちとなり、信号にノ
イズが重畳され、コンパレータが誤動作を行なうという
問題点があった。

本発明は上記の点に鑑みてなされたものであり、グラン
ドのレベルの変動による誤動作のおそれのないヒステリ
シスコンパレータを提供することを目的とする。

（問題点を解決するための手段〕 本発明のヒステリシスコンパレータは、一対の入力端子
（２０ａ、２０ｂ）間に入来する信号を差動増幅して正
相及び逆相の信号を一対の出力端子（２２ａ、２２ｂ）
間Ｊ：り出力する第１の差動回路（Ｑ＋　、Ｑ２）と、 第１の差動回路（Ｑ＋　、Ｑ２　）の出力する正相及び
逆相の信号を供給されてスイッチングを行ない、得られ
た正相の信号をｗ４１の差動回路（Ｑｌ。

Ｑ２　）の逆相の出力側に帰還し、１ｑられた逆相の信
号を第１の差動回路（Ｑ＋　、Ｑ２　＞の正相の出力側
に帰還する第２の差動回路（Ｑ３　、　Ｑ４　）とを有
する。

（作用） 本発明においては、スイッチング動作する第２の差動回
路（Ｑ３　、　Ｑ４　）の正相、逆相夫々の信号を第１
の差動回路（Ｑ＋　、Ｑ２　）の逆相、正相の出力側に
帰遠しでヒステリシス特性を得ており、一対の入力端子
（２０ａ、２０ｂ）間に信号が入来し、一対の出力端子
（２２ａ、２２ｂ）間より信号が出力される。

このため、グランドのレベルが外来ノイズ等により変動
しでも一対の入力端子（２０ａ、２０ｂ）の電位の変動
は同相となり、第１の差動回路（Ｑｌ、Ｑ２）により除
去される。従って誤動作のおそれがない。

〔実施例〕

第１図は本発明のヒステリシスコンパレータの第１実施
例の回路図を示す。

同図中、端子２０ａ、２Ｏｂ間に信号が入来する。端子
２０ａ、２０ｂ夫々は第１の差動回路を構成するトラン
ジスタＱ１．０２夫々のベースに接続されている５、ト
ランジスタＱＩの］レクタは抵抗Ｒ３、Ｒ＋を介しＣ電
源電圧Ｖｃｃのラインに接続され、トランジスタＱ２の
］レクタは抵抗Ｒ４、Ｒ２を介して電源電圧Ｖｃｃのラ
インに接続されており、これらの１−ミッタは共通接続
されて電流１１を流す定電流源２１に接続されている。

トランジスタＱ＋　、０２夫々の」レクタは端子２２ｂ
、２２８夫々に接続されると共に、第２の差動回路を構
成するトランジスタＱ３．０４夫々のベースに接続され
ている。トランジスタＱ３のコレクタは抵抗Ｒ２とＲ４
との接続点に接続され、トランジスタＱ４のコレクタは
抵抗Ｒ＋　どＲ３との接続点に接続されており、トラン
ジスタＱ３゜Ｑ４のエミッタは共通接続されて電流Ｉ２
を流す定電流源２３に接続されている。つまり、第２の
差動回路は第１の差動回路の出力する正相及び逆相の信
号を供給され、第２の差動回路で得られた正相の信号が
第１の差動回路の逆相の出力側に帰還され、逆相の信号
が第１の差動回路の正相の出力側に帰還されている。

上記トランジスタＱ＋　、Ｑ２のゲインは１〜ランジス
タＱ３　、Ｑ４に対して充分に大であり、このため１ヘ
ランジスタＱ３　、Ｑ４はスイッチング動作を行なう。

ここで・、端子２０ａ、２Ｏｂ間の電Ｊ′−ｔ−ＶＩが
ｊトの場合、ｉ〜ランジスタＱ１の］レクタ電流Ｉ３が
人でトランジスタＱ２の］レクタ電流Ｉ４が小であり、
従ってトランジスタＱ＋　、０２夫々の」レクタ電位Ｖ
Ｃ１，ＶＣ２は夫々１−レベル、　Ｉ」レベルとなり、
トランジスタＱ４が導通し、１−ランジスタＱ３が遮断
する。このため、抵抗Ｒ＋には電流（Ｉ３　＋Ｉ２　）
が流れ、１〜ランジスタＱ３゜Ｑ４夫々のコレクタ電位
ＶＣ３，ＶＣ４はＶａ４＜Ｖｅ３の関係となり、端子２
２ａ、２２ｂ間の電圧Ｖｏは正である。

電圧Ｖ＋が正から零に変化して電流１３．１４が１３＝
１４となっても、抵抗Ｒ１には電流Ｉ２が流れ続けるた
めＶＣＩ＜Ｖｅ２であり、トランジスタＱ４が導通した
ままで電Ｊｆ　Ｖ　ｏは正の状態を維持する。

更に電圧Ｖ＋が負となると電流Ｉ３，１４がＩ３＜１４
　となる。そして後述の（１）式を満たず時点でトラン
ジスタＱ３　、Ｑ４がスイッチングしてトランジスタＱ
３が導通し、トランジスタＱ４が遮断する。このため電
流Ｉ２は抵抗Ｒ２を流れ、急激に電圧Ｖｏは正から負に
切換わる。この時点の電圧ｖ■叩ち第１のスレッショー
ルド電圧ＶＴ　ＨＩは後述の（６）式で表わされる。

次にＶ＋が負から正に変化する場合にも上記と同様に、
電圧Ｖ＋が零の時点で電圧Ｖｏは負のままであり、電圧
Ｖ！が所定のスレッショールド電圧ＶＴＨ２を越えて初
めて電圧Ｖｏは正になる。

第１図の回路について解析覆るに、］・ランジスタＱ３
が遮断、トランジスタＱ４が導通の状態（Ｖｏ　＞ｏ＞
から電圧Ｖｏが反転するとぎ、つまりＶｏ＝０であり、
次式が成立する。

１３　　（Ｒ１＋Ｒ３）＋Ｉ２　Ｒ１ −Ｉ４　　（Ｒ２＋Ｒ４）　　　　　　　　　　・・・
（１）また、常時次式が成立する。

Ｉ＋　＝１３　＋１４　　　　　　　　　　・・・■こ
こで、トランジスタＱ＋　、０２夫々のベース・エミッ
タ間電圧をＶＢＥｌ、Ｖ８Ｅ２とすると、次式が得られ
る。

Ｖａ　Ｅ　Ｉ　−Ｖｅ　Ｅ　２　＋Ｖ＋　　　　　　　
　　・・・■］〜ランジスタのベース・エミッタ間電圧
ＶａＥ＝はＶｅｓ＝ＶＴ２ｎ　　（Ｉｃ／Ｉｓ）　　　
　　　・・・（４）ＶＴ−ｋＴ／ｑ 但し、Ｔｃは］レクタ電流、Ｉｓは飽和電流、ｋはポル
ツマン定数、゛［は絶対温度、ｑは電荷であり、ＶＴは
定数である。

上記（３）、（４）式より次式が成立する。

Ｖ＋＝−ＶＴ［η　（１３／１４） ここで、Ｒ＋　−Ｒ２＝Ｒ３”Ｒ４とすると（１）。

（２）式より次式が得られる。

Ｉ３　＝　（２Ｉ＋　−［２）／４ Ｔ４＝　（２１＋　−１２）／４　　　　　　　・・・
６）（４）、（５）式より この（６）式を満足する電Ｂ：Ｖ＋がスレッショールド
電圧ＶＴＨＩである。

同様ニシテ、Ｎ　圧Ｖ　ｏがＶＯ〈０からｖＯ−０とな
るときの電圧ＶＴ即ちスレッショールド電８−Ｖ［Ｈ２
は次式で表わされる。

・　Ｖ＋＝Ｖｒｅη　−」ユ」１上） ２１＋−１２ 従ってヒステリシス幅ＶＴＩ−１は次式で表わされる。

・・・ｑ） なお、Ｒ１−Ｒ４を等しいとして説明してきたが、Ｒ１
−Ｒ４の値が異なる時においても同様にしで求めると、
（８）式に示す如く表わされる。

このようにして、第１図の回路のヒステリシス特性は第
２図に示す如く表わされる。

このように信号は端子２０ａ、２Ｏｂ間に入来し、かつ
端子２２ａ、２２ｂ間から出力され、入出力共にグラン
ドのレベルを基準としていない。

このため、外来ノイズが混入してグランドのレベルが変
動した場合、グランドのレベルに対する端子２２ａ、２
２ｂ夫々の電位の変動は同相であり、１〜ランジスタＱ
＋　、Ｑ２の差動回路は何ら影響をうけず誤動作を起こ
すことがない。

第３図は本発明回路の第２実施例の回路図を示す。

第１図のトランジスタＱ＋　、Ｑ２が構成する回路は、
第３図においてトランジスタＱ＋　Ａ。

Ｑ２ＡとＱ＋　Ｂ、Ｑ２　Ｂとの２段の差動回路で構成
されている。１−ランジスタＱ１Δ、Ｑ２Δ夫々は１〜
ランジスタＱ＋　、Ｑ２と同様に端子２０ａ。

２０ｂ夫々にベースを接続されている。抵抗Ｒ３゜Ｒ４
人々が接続されたトランジスタＱ＋　Ａ。

Ｑ２△夫々の］レクタにはトランジスタＱ５゜０６夫々
のベースが接続され、トランジスタＱ５゜０６夫々のエ
ミッタはレベルシフト素子Ｅ＋。

Ｆ２夫々を介して定電流源３０．３１夫々に接続されて
いる。レベルシフト素子Ｅ＋　、Ｆ２夫々のレベルシフ
１へ吊及び定電流源３０．３１夫々の電流値は同一どさ
れている。この１〜ランジスタＱ〜。

Ｑ６及びレベルジット素子「１、［’、２でレベルシフ
トされたトランジスタＱ＋　Ａ、　ＣＪ２　Ａ人々の］
レクタ電位は］・ランジスタ（１＋　Ｂ、　（１）２　
Ｆ３夫々のベースに供給される。

トランジスタＱＩＢ、０２１３夫々のエミッタは共通接
続されて定電流源３２に接続され、人々のコレクタは抵
抗値の等しい抵抗Ｒ５，Ｒｓを介して共通にレベルシフ
ト素子Ｆ３に接続されており、トランジスタ０＋　Ａ、
Ｑ２　Ａの差動回路の出力信号を更に差動増幅する。こ
れは１〜ランジスタＱ３゜Ｑ４の第２の差動回路に対す
るゲインを充分大どして回路動作を安定化するためであ
る。またトランジスタＱ＋　Ａ、Ｑ２Ａの差動回路と１
ヘランジスタＱ＋　Ｂ、０２　Ｂの差動回路とのレベル
を合わずためにトランジスタＱ５　、Ｑ６及びレベルシ
フ１〜素子Ｆ１〜Ｆ３が設けられている。

トランジスタＱ＋　Ｂ、０２Ｂ夫々の］レクタは−１１
一 端子２２ｂ、２２ａ夫々に接続されると共に１−ランジ
スタＱ３．０４夫々のベースに接続されている。

トランジスタＱ１Δ、Ｑ２Δ及びＱ＋　Ｂ、Ｑ２１３は
１〜ランジスタＱ１、Ｑ２と同様の第１の差動回路を構
成しているので第３図の回路は第１図の回路と同一の動
作を行ない、この説明を省略する。

なお、端子２２ａ、２２ｂを差動増幅器の非反転入力端
子１反転入力端子人々に接続して、出力時Ｈの改善を図
っても良い。

〔発明の効果） 上述の如く、本発明のヒステリシスコンパレータによれ
ば、外来ノイズ等によりグランドのレベルが変動しても
何ら影響を受けることがなく、誤動作を起こＪおイれが
なく、実用上きわめて有用である。

【図面の簡単な説明】

第１図は本発明回路の第１実施例の回路図、第２図はヒ
スプリシス特性を説明するための図、第３図は本発明回
路の第２実施例の回路図、第４図は従来回路の−・例の
回路構成図である。 図において、 ２０ａ、２０ｂ、２２ａ、２２ｂは端子、２１．２３．
３０〜３２は定電流源、 Ｑｌへ□ＣＬ＋　、Ｑ＋　Ａ、Ｑ＋　Ｂ、Ｑ２　Ａ、Ｑ
２　Ｂはトランジスタ、 Ｒ１−Ｒ５は抵抗、 Ｅ＋〜Ｆ３はレベルジット索子である。 代理人　弁理士　月　桁　貞　− 坤りト州冒翫早Ｉ鴫介１の巨澤木困 柩　ｌ　図 ヒステリシス労曾士【該〉月するための間第２　図 第４図

Claims (1)

1. 【特許請求の範囲】 一対の入力端子（２０ａ、２０ｂ）間に入来する信号を
   差動増幅して正相及び逆相の信号を一対の出力端子（２
   ２ａ、２２ｂ）間より出力する第１の差動回路（Ｑ＿１
   、Ｑ＿２）と、 該第１の差動回路（Ｑ＿１、Ｑ＿２）の出力する正相及
   び逆相の信号を供給されてスイッチングを行ない、得ら
   れた正相の信号を該第１の差動回路（Ｑ＿１、Ｑ＿２）
   の逆相の出力側に帰還し、得られた逆相の信号を該第１
   の差動回路（Ｑ＿１、Ｑ＿２）の正相の出力側に帰還す
   る第２の差動回路（Ｑ＿３、Ｑ＿４）とを有し、 該一対の出力端子（２２ａ、２２ｂ）間より出力する信
   号の立上がり時と立下がり時の該一対の入力端子（２０
   ａ、２０ｂ）間に入来する信号に対するスレツシヨール
   ド電圧を異ならしめたことを特徴とするヒステリシスコ
   ンパレータ。