JPS58201176A - 加算・減算回路 - Google Patents
加算・減算回路Info
- Publication number
- JPS58201176A JPS58201176A JP8583482A JP8583482A JPS58201176A JP S58201176 A JPS58201176 A JP S58201176A JP 8583482 A JP8583482 A JP 8583482A JP 8583482 A JP8583482 A JP 8583482A JP S58201176 A JPS58201176 A JP S58201176A
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- JP
- Japan
- Prior art keywords
- transistor
- trs
- signal
- output terminal
- differential amplifier
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に好適する信号の加算・減算回路に関
するものである。
するものである。
半導体集積回路においては１チツプ内に回路が２ベー・
・ 形成されしかもできる限りその集積回路の外部端などの 子を使わずあるいはコンデンイ付部品を使わずに直流結
合で回路が構成されることが望ましい。
・ 形成されしかもできる限りその集積回路の外部端などの 子を使わずあるいはコンデンイ付部品を使わずに直流結
合で回路が構成されることが望ましい。
本発明はこれらに適合した加算・減算回路を提供するこ
とを目的とするものである。
とを目的とするものである。
以下、本発明の構成を図に沿って説明する。年６図は本
発明実施例回路であり、１〜７は、集積回路の外部端子
である。８，９は第１の差動増幅回路を構成するトラン
ジスタ対、１０，１１ばベースバイアス用抵抗であり、
１２．１３は定電流源、１４はバイアス用の定電圧源、
１５はエミッタ抵抗、１６は負荷抵抗である。入力端子
６に印加される信号をＡｉｎ、抵抗１５．１６の抵抗値
をている。以下の説明においても同様にトランジスタの
エミッタ動作抵抗はいずれの場合も無視して行なう。
発明実施例回路であり、１〜７は、集積回路の外部端子
である。８，９は第１の差動増幅回路を構成するトラン
ジスタ対、１０，１１ばベースバイアス用抵抗であり、
１２．１３は定電流源、１４はバイアス用の定電圧源、
１５はエミッタ抵抗、１６は負荷抵抗である。入力端子
６に印加される信号をＡｉｎ、抵抗１５．１６の抵抗値
をている。以下の説明においても同様にトランジスタの
エミッタ動作抵抗はいずれの場合も無視して行なう。
・１７．１８は第２の差動増幅回路を構成するト３ベー
ミ′ ランジスタ対、１９，２０はベースバイアス用抵抗であ
り、２１．２２は定電流源、２３はバイアス用の定電圧
源、２４はエミッタ抵抗、抵抗２５゜２６は、それぞれ
、負荷抵抗である。入力端子７に印加される信号をＢｉ
ｎ、抵抗２４．２５及び２６構成するトランジスタ対、
２９，３０は定電流源、３１はエミッタ抵抗、３２．３
３は負荷抵抗である。トランジスタ９のコレクタとトラ
ンジスタ２７のベースとを結合し、トランジスタ１７の
コレクタとトランジスタ２８のベースとを結合する。し
とすると１１１力端１１子２には の信号が出力される。また出力端子３にばの信号が出力
される。
ミ′ ランジスタ対、１９，２０はベースバイアス用抵抗であ
り、２１．２２は定電流源、２３はバイアス用の定電圧
源、２４はエミッタ抵抗、抵抗２５゜２６は、それぞれ
、負荷抵抗である。入力端子７に印加される信号をＢｉ
ｎ、抵抗２４．２５及び２６構成するトランジスタ対、
２９，３０は定電流源、３１はエミッタ抵抗、３２．３
３は負荷抵抗である。トランジスタ９のコレクタとトラ
ンジスタ２７のベースとを結合し、トランジスタ１７の
コレクタとトランジスタ２８のベースとを結合する。し
とすると１１１力端１１子２には の信号が出力される。また出力端子３にばの信号が出力
される。
更に、３４．３５は第４の差動増幅回路を構成するトラ
ンジスタ対、３６．３７は定電流源、３８はエミッタ抵
抗、３９．４０は負荷抵抗である。
ンジスタ対、３６．３７は定電流源、３８はエミッタ抵
抗、３９．４０は負荷抵抗である。
トランジスタ９のコレクタとトランジスタ３４のベース
とを結合し、トランジスタ１８のコレクタ５ベー：！ の信号が出力される。また出力端子６にはの信号が出力
さね、る。
とを結合し、トランジスタ１８のコレクタ５ベー：！ の信号が出力される。また出力端子６にはの信号が出力
さね、る。
信号成分の加算・減算のためにトランジスタ２７．２８
．３４及び３６のベースでの直流電位を合わせることが
好ましい。そのためには定電流源１２．１３．２１及び
２２の電流値は同一にする。また抵抗１０と抵抗１１は
同一抵抗値に、抵抗１９と抵抗２ｏは同一抵抗値に更に
抵抗１６．２５及び２６の抵抗値を同一にする。
．３４及び３６のベースでの直流電位を合わせることが
好ましい。そのためには定電流源１２．１３．２１及び
２２の電流値は同一にする。また抵抗１０と抵抗１１は
同一抵抗値に、抵抗１９と抵抗２ｏは同一抵抗値に更に
抵抗１６．２５及び２６の抵抗値を同一にする。
Ｒ１６−Ｒ２５−Ｒ２６−ＲＬ・Ｒ１５−Ｒ２４−ＲＥ
とすると出力端子２に現われる信号は となる。また出力端子３に現われる信号はとなり、出力
端子２，３からは入力端子６に印加される信号と入力端
子７に印加される信号の加算６ べ−＝二゛ された信号が得られる。出力端子２の信号と出力端子３
の信号とは互に逆位相の信号となっている。
とすると出力端子２に現われる信号は となる。また出力端子３に現われる信号はとなり、出力
端子２，３からは入力端子６に印加される信号と入力端
子７に印加される信号の加算６ べ−＝二゛ された信号が得られる。出力端子２の信号と出力端子３
の信号とは互に逆位相の信号となっている。
丑たＲＥ Ｉ ＲＬ Ｉ Ｒ３１１Ｒ３２Ｊ Ｒ３３の
値を変えることによって出力端子２，３から得られる信
号の大きさを変えることもできる。
値を変えることによって出力端子２，３から得られる信
号の大きさを変えることもできる。
一方、出力端子４に現われる信号は
となる。丑た出力端子５に現われる信号はれる信号と入
力端子７に印加される信号の減算された信号が得られる
。出力端子４の信号と出力端子５の信号とは互に逆位相
の信号となっている。
力端子７に印加される信号の減算された信号が得られる
。出力端子４の信号と出力端子５の信号とは互に逆位相
の信号となっている。
またＲＥ、ＲＬ、Ｒ３８，Ｒ３９，且。。の値を変える
ことによって出力端子４，５から得られる信号の大きさ
を変えることもできる。
ことによって出力端子４，５から得られる信号の大きさ
を変えることもできる。
以上説明したように、本発明は入力端子から出力端子の
間ヲ石流結合によって構成する加算減算・回路であるの
で、半導体集積回路では１チップ内７ベーご につくり適寸れる抵抗間あるいに川・ランジスタ間の高
い相対精度が得られることから、本発明は集積回路に好
適１〜／ζものである。
間ヲ石流結合によって構成する加算減算・回路であるの
で、半導体集積回路では１チップ内７ベーご につくり適寸れる抵抗間あるいに川・ランジスタ間の高
い相対精度が得られることから、本発明は集積回路に好
適１〜／ζものである。
図は本発明に係る加算減算回路図を示すものである。
１・・・・・・電源電圧端子、２，３・・・・・・加算
出力端子、４，５・・・・・・減算出力ｉ／１１１ｉ子
、６，７・・・・・・入力信号端子、４１・・・・・・
接地端子、８，９，１７．１８，２７．２Ｂ、３４，３
５・・ｅ■・ｎｐｎトランジスタ、１０，１１．１５，
１６，１９，２０．２４ ．２５ ．２６ ．３８ ．
３９ ．４０ ・ｍ−・・・抵抗、１２．１３，２
１．２２，２９，３０，３６．３７・・・・・・定電流
源、１４．２３・・・・・・バイアス用定電圧源。
出力端子、４，５・・・・・・減算出力ｉ／１１１ｉ子
、６，７・・・・・・入力信号端子、４１・・・・・・
接地端子、８，９，１７．１８，２７．２Ｂ、３４，３
５・・ｅ■・ｎｐｎトランジスタ、１０，１１．１５，
１６，１９，２０．２４ ．２５ ．２６ ．３８ ．
３９ ．４０ ・ｍ−・・・抵抗、１２．１３，２
１．２２，２９，３０，３６．３７・・・・・・定電流
源、１４．２３・・・・・・バイアス用定電圧源。
Claims (1)
- 第１．第２のトランジスタから構成される第１の差動増
巾回路回路と、第３．第４のトランジスタから構成され
る第２の差動増巾回路と、前記第２゜第３のトランジス
タのコレクタにベースが接続された第６．第６のトラン
ジスタから構成される第３の差動増巾回路と、前記第２
．第４のトランジスタのコレクタにベースが接続された
第７．第８のトランジスタから構成される第４の差動増
巾回路とを備え、前記第１．第３のトランジスタのベー
スを入力端とし、前記第６．第６．第７．第８のトラン
ジスタのコレクタを出力端とすることを特徴とする加算
・減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8583482A JPS58201176A (ja) | 1982-05-20 | 1982-05-20 | 加算・減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8583482A JPS58201176A (ja) | 1982-05-20 | 1982-05-20 | 加算・減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201176A true JPS58201176A (ja) | 1983-11-22 |
Family
ID=13869879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8583482A Pending JPS58201176A (ja) | 1982-05-20 | 1982-05-20 | 加算・減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181983A (ja) * | 1991-05-06 | 1993-07-23 | Thomson Consumer Electron Inc | 共通バイアス回路 |
-
1982
- 1982-05-20 JP JP8583482A patent/JPS58201176A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181983A (ja) * | 1991-05-06 | 1993-07-23 | Thomson Consumer Electron Inc | 共通バイアス回路 |
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