JPH054628U - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH054628U JPH054628U JP5709991U JP5709991U JPH054628U JP H054628 U JPH054628 U JP H054628U JP 5709991 U JP5709991 U JP 5709991U JP 5709991 U JP5709991 U JP 5709991U JP H054628 U JPH054628 U JP H054628U
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- Japan
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- transistor
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- transistors
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Abstract
(57)【要約】
【目的】 低い電源電圧で正常に動作するヒステリシ
ス付きコンパレータ回路を提供すること。 【構成】 一方の入力端子に入力電圧が印加し、他方
の入力端子に基準電圧が印加する差動回路の負荷を抵抗
負荷とし、その差動回路の一方の出力に第1のトランジ
スタのベースを接続し、他方の出力に第2のトランジス
タのベースを接続し、第1のトランジスタのコレクタを
第2のトランジスタのベースに接続し、第2のトランジ
スタのコレクタを上記第1のトランジスタのベースに接
続し、第1、第2のトランジスタのエミッタに共通の定
電流源を接続した。
ス付きコンパレータ回路を提供すること。 【構成】 一方の入力端子に入力電圧が印加し、他方
の入力端子に基準電圧が印加する差動回路の負荷を抵抗
負荷とし、その差動回路の一方の出力に第1のトランジ
スタのベースを接続し、他方の出力に第2のトランジス
タのベースを接続し、第1のトランジスタのコレクタを
第2のトランジスタのベースに接続し、第2のトランジ
スタのコレクタを上記第1のトランジスタのベースに接
続し、第1、第2のトランジスタのエミッタに共通の定
電流源を接続した。
Description
【0001】
本考案は、必要電源電圧が低くても正常に動作するヒステリシス付きのコンパ レータ回路に関するものである。
【0002】
この種のコンパレータ回路として、図2に示す回路のものがある。この回路は 、NPN型トランジスタQ5、Q6及びそのトランジスタQ5、Q6のエミッタ に共通接続された定電流源5からなる差動回路と、その差動回路の2つの出力の 内、一方の出力を受けてカレントミラー接続されたPNP型トランジスタQ7〜 Q9と、他方の出力を受けてカレントミラー接続されたPNPトランジスタQ1 0〜Q12と、トランジスタQ9のコレクタ出力を受けてカレントミラー接続さ れたNPN型トランジスタQ13、Q14とから構成され、カレントミラー出力 、すなわちトランジスタQ8のコレクタをトランジスタQ10のベースに接続し 、トランジスタQ11のコレクタをトランジスタQ7のベースに接続し、カレン トミラートランジスタQ12のコレクタとカレントミラートランジスタQ14の コレクタを出力端子6に共通接続したものである。
【0003】 この回路では、入力端子3に印加する入力電圧をVIN、基準電圧端子4に印加 する基準電圧をVREF とすると、「VIN<<VREF 」のとき、トランジスタQ6 、Q10、Q12がオン、トランジスタQ5、Q7、Q8、Q9、Q11、Q1 3、Q14がオフして、出力端子6の出力電圧VOUT が『H』レベルになる。
【0004】 逆に、「VIN>>VREF 」のときは、トランジスタQ5、Q7、Q9、Q13 、Q14がオンし、トランジスタQ6、Q8、Q10、Q11、Q12がオフし て、出力端子6の出力電圧VOUT が『L』レベルになる。
【0005】 また、「初期状態がVIN<<VREF からVIN≒VREF 」になったときは、トラ ンジスタQ5、Q6、Q10〜Q12がオン、トランジスタQ7〜Q9、Q13 、Q14がオフして、出力端子6の出力電圧VOUT が『H』レベルから変化せず 、初期の論理が保持される。
【0006】 更に、「初期状態がVIN>>VREF からVIN≒VREF 」になったときは、トラ ンジスタQ5〜Q9、Q13、Q14がオン、トランジスタQ10〜Q12がオ フして、出力端子6の出力電圧VOUT が『L』レベルから変化せず、初期の論理 が保持される。
【0007】
ところが、この図2に示した回路では、電源電圧VCCが「VREF +VBEQ1 0 」 、より詳しくは、「VsatI 3 +VsatQ 6 +VBEQ1 0 ≒1.1V」よりも高くない と機能しないという欠点がある。VBEQ1 0 はトランジスタQ10のベース・エミ ッタ間順方向電圧、VsatI 3 は定電流源5のトランジスタのコレクタ・エミッタ 間飽和電圧、VsatQ 6 はトランジスタQ6のコレクタ・エミッタ間飽和電圧であ る。
【0008】 本考案の目的は、低い電源電圧でも正常に動作しヒステリシス特性をもつコン パレータ回路を提供することである。
【0009】
このために本考案は、第1の入力端子に入力電圧が、第2の入力端子に基準電 圧が印加される差動回路と、該差動回路に接続された抵抗負荷とを具備するコン パレータ回路において、上記差動回路の一方の出力にベースが接続される第1の トランジスタと、他方の出力にベースが接続される第2のトランジスタと、該第 1及び第2のトランジスタのエミッタに共通接続される定電流源とを具備し、上 記第1のトランジスタのコレクタを上記第2のトランジスタのベースに接続し、 上記第2のトランジスタのコレクタを上記第1のトランジスタのベースに接続し て構成した。
【0010】
以下、本考案の実施例について説明する。図1はその一実施例のコンパレータ 回路の回路図である。図2におけるものと同一のものには同一の符号を付した。 1、2は電流がI1 、I2 の定電流源、Q1、Q2は差動回路を構成するNPN 型トランジスタ、R1、R2はその差動回路の負荷抵抗、Q3、Q4は保持回路 を構成するNPN型トランジスタである。
【0011】 この回路では、「VIN<<VREF 」のとき、トランジスタQ2、Q3がオンし 、トランジスタQ1、Q2がオフして、出力端子6の出力電圧VOUが『H』レベ ルとなる。また、逆に「VIN>>VREF 」のときは、トランジスタQ1、Q4が オンし、トランジスタQ2、Q3がオフして、出力端子6の出力電圧VOUが『L 』レベルとなる。
【0012】 「初期状態がVIN<<VREF からVIN≒VREF 」になったときは、トランジス タQ1〜Q3がオンし、トランジスタQ4がオフして、出力端子6の出力電圧V OUT が『H』レベルから変化せず、初期の論理が保持される。また、「初期状態 がVIN>>VREF からVIN≒VREF 」になったときは、トランジスタQ1、Q2 、Q4がオンし、トランジスタQ3がオフして、出力端子6の出力電圧VOUT が 『L』レベルから変化せず、初期の論理が保持される。
【0013】 そしてこの回路では、電源電圧VCCは「VREF +(I1 +I2 )R2」だけあ れば良い。具体的には、定電流源1のトランジスタのコレクタ・エミッタ間飽和 電圧をVsatI 1 、トランジスタQ2のコレクタ・エミッタ間飽和電圧をVsatQ 2 とすれば、「VsatI 1 +VsatQ 2 +(I1 +I2 )R2」となる。実験ではVCC ≧0.4Vで動作した。
【0014】
以上のように本考案のコンパレータは、低い電源電圧で正常に電圧比較動作を 行い、しかもヒステリシス特性を発揮するようになる。
【図1】 本考案の一実施例のコンパレータ回路の回路
図である。
図である。
【図2】 従来のコンパレータ回路の回路図である。
1、2、5:定電流源、3:入力端子、4:基準電圧端
子、6:出力端子。
子、6:出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 【請求項1】 第1の入力端子に入力電圧が、第2の入
力端子に基準電圧が印加される差動回路と、該差動回路
に接続された抵抗負荷とを具備するコンパレータ回路に
おいて、 上記差動回路の一方の出力にベースが接続される第1の
トランジスタと、他方の出力にベースが接続される第2
のトランジスタと、該第1及び第2のトランジスタのエ
ミッタに共通接続される定電流源とを具備し、 上記第1のトランジスタのコレクタを上記第2のトラン
ジスタのベースに接続し、上記第2のトランジスタのコ
レクタを上記第1のトランジスタのベースに接続したこ
とを特徴とするコンパレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5709991U JPH054628U (ja) | 1991-06-27 | 1991-06-27 | コンパレータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5709991U JPH054628U (ja) | 1991-06-27 | 1991-06-27 | コンパレータ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH054628U true JPH054628U (ja) | 1993-01-22 |
Family
ID=13046062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5709991U Pending JPH054628U (ja) | 1991-06-27 | 1991-06-27 | コンパレータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH054628U (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63294113A (ja) * | 1987-05-27 | 1988-11-30 | Fujitsu Ltd | ヒステリシスコンパレ−タ |
-
1991
- 1991-06-27 JP JP5709991U patent/JPH054628U/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63294113A (ja) * | 1987-05-27 | 1988-11-30 | Fujitsu Ltd | ヒステリシスコンパレ−タ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960910 |