JPH054628U - コンパレータ回路 - Google Patents

コンパレータ回路

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Publication number
JPH054628U
JPH054628U JP5709991U JP5709991U JPH054628U JP H054628 U JPH054628 U JP H054628U JP 5709991 U JP5709991 U JP 5709991U JP 5709991 U JP5709991 U JP 5709991U JP H054628 U JPH054628 U JP H054628U
Authority
JP
Japan
Prior art keywords
transistor
base
transistors
output
collector
Prior art date
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Pending
Application number
JP5709991U
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English (en)
Inventor
誠 鷲尾
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New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
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Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
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Publication of JPH054628U publication Critical patent/JPH054628U/ja
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Abstract

(57)【要約】 【目的】 低い電源電圧で正常に動作するヒステリシ
ス付きコンパレータ回路を提供すること。 【構成】 一方の入力端子に入力電圧が印加し、他方
の入力端子に基準電圧が印加する差動回路の負荷を抵抗
負荷とし、その差動回路の一方の出力に第１のトランジ
スタのベースを接続し、他方の出力に第２のトランジス
タのベースを接続し、第１のトランジスタのコレクタを
第２のトランジスタのベースに接続し、第２のトランジ
スタのコレクタを上記第１のトランジスタのベースに接
続し、第１、第２のトランジスタのエミッタに共通の定
電流源を接続した。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、必要電源電圧が低くても正常に動作するヒステリシス付きのコンパ レータ回路に関するものである。
【０００２】
【従来の技術】
この種のコンパレータ回路として、図２に示す回路のものがある。この回路は 、ＮＰＮ型トランジスタＱ５、Ｑ６及びそのトランジスタＱ５、Ｑ６のエミッタ に共通接続された定電流源５からなる差動回路と、その差動回路の２つの出力の 内、一方の出力を受けてカレントミラー接続されたＰＮＰ型トランジスタＱ７〜 Ｑ９と、他方の出力を受けてカレントミラー接続されたＰＮＰトランジスタＱ１ ０〜Ｑ１２と、トランジスタＱ９のコレクタ出力を受けてカレントミラー接続さ れたＮＰＮ型トランジスタＱ１３、Ｑ１４とから構成され、カレントミラー出力 、すなわちトランジスタＱ８のコレクタをトランジスタＱ１０のベースに接続し 、トランジスタＱ１１のコレクタをトランジスタＱ７のベースに接続し、カレン トミラートランジスタＱ１２のコレクタとカレントミラートランジスタＱ１４の コレクタを出力端子６に共通接続したものである。
【０００３】 この回路では、入力端子３に印加する入力電圧をＶIN、基準電圧端子４に印加 する基準電圧をＶREF とすると、「ＶIN＜＜ＶREF 」のとき、トランジスタＱ６ 、Ｑ１０、Ｑ１２がオン、トランジスタＱ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１１、Ｑ１ ３、Ｑ１４がオフして、出力端子６の出力電圧ＶOUT が『Ｈ』レベルになる。
【０００４】 逆に、「ＶIN＞＞ＶREF 」のときは、トランジスタＱ５、Ｑ７、Ｑ９、Ｑ１３ 、Ｑ１４がオンし、トランジスタＱ６、Ｑ８、Ｑ１０、Ｑ１１、Ｑ１２がオフし て、出力端子６の出力電圧ＶOUT が『Ｌ』レベルになる。
【０００５】 また、「初期状態がＶIN＜＜ＶREF からＶIN≒ＶREF 」になったときは、トラ ンジスタＱ５、Ｑ６、Ｑ１０〜Ｑ１２がオン、トランジスタＱ７〜Ｑ９、Ｑ１３ 、Ｑ１４がオフして、出力端子６の出力電圧ＶOUT が『Ｈ』レベルから変化せず 、初期の論理が保持される。
【０００６】 更に、「初期状態がＶIN＞＞ＶREF からＶIN≒ＶREF 」になったときは、トラ ンジスタＱ５〜Ｑ９、Ｑ１３、Ｑ１４がオン、トランジスタＱ１０〜Ｑ１２がオ フして、出力端子６の出力電圧ＶOUT が『Ｌ』レベルから変化せず、初期の論理 が保持される。
【０００７】
【考案が解決しようとする課題】
ところが、この図２に示した回路では、電源電圧ＶCCが「ＶREF ＋ＶBEQ1 0 」 、より詳しくは、「ＶsatI 3 ＋ＶsatQ 6 ＋ＶBEQ1 0 ≒１．１Ｖ」よりも高くない と機能しないという欠点がある。ＶBEQ1 0 はトランジスタＱ１０のベース・エミ ッタ間順方向電圧、ＶsatI 3 は定電流源５のトランジスタのコレクタ・エミッタ 間飽和電圧、ＶsatQ 6 はトランジスタＱ６のコレクタ・エミッタ間飽和電圧であ る。
【０００８】 本考案の目的は、低い電源電圧でも正常に動作しヒステリシス特性をもつコン パレータ回路を提供することである。
【０００９】
【課題を解決するための手段】
このために本考案は、第１の入力端子に入力電圧が、第２の入力端子に基準電 圧が印加される差動回路と、該差動回路に接続された抵抗負荷とを具備するコン パレータ回路において、上記差動回路の一方の出力にベースが接続される第１の トランジスタと、他方の出力にベースが接続される第２のトランジスタと、該第 １及び第２のトランジスタのエミッタに共通接続される定電流源とを具備し、上 記第１のトランジスタのコレクタを上記第２のトランジスタのベースに接続し、 上記第２のトランジスタのコレクタを上記第１のトランジスタのベースに接続し て構成した。
【００１０】
【実施例】
以下、本考案の実施例について説明する。図１はその一実施例のコンパレータ 回路の回路図である。図２におけるものと同一のものには同一の符号を付した。 １、２は電流がＩ1 、Ｉ2 の定電流源、Ｑ１、Ｑ２は差動回路を構成するＮＰＮ 型トランジスタ、Ｒ１、Ｒ２はその差動回路の負荷抵抗、Ｑ３、Ｑ４は保持回路 を構成するＮＰＮ型トランジスタである。
【００１１】 この回路では、「ＶIN＜＜ＶREF 」のとき、トランジスタＱ２、Ｑ３がオンし 、トランジスタＱ１、Ｑ２がオフして、出力端子６の出力電圧ＶOUが『Ｈ』レベ ルとなる。また、逆に「ＶIN＞＞ＶREF 」のときは、トランジスタＱ１、Ｑ４が オンし、トランジスタＱ２、Ｑ３がオフして、出力端子６の出力電圧ＶOUが『Ｌ 』レベルとなる。
【００１２】 「初期状態がＶIN＜＜ＶREF からＶIN≒ＶREF 」になったときは、トランジス タＱ１〜Ｑ３がオンし、トランジスタＱ４がオフして、出力端子６の出力電圧Ｖ OUT が『Ｈ』レベルから変化せず、初期の論理が保持される。また、「初期状態 がＶIN＞＞ＶREF からＶIN≒ＶREF 」になったときは、トランジスタＱ１、Ｑ２ 、Ｑ４がオンし、トランジスタＱ３がオフして、出力端子６の出力電圧ＶOUT が 『Ｌ』レベルから変化せず、初期の論理が保持される。
【００１３】 そしてこの回路では、電源電圧ＶCCは「ＶREF ＋（Ｉ1 ＋Ｉ2 ）Ｒ２」だけあ れば良い。具体的には、定電流源１のトランジスタのコレクタ・エミッタ間飽和 電圧をＶsatI 1 、トランジスタＱ２のコレクタ・エミッタ間飽和電圧をＶsatQ 2 とすれば、「ＶsatI 1 ＋ＶsatQ 2 ＋（Ｉ1 ＋Ｉ2 ）Ｒ２」となる。実験ではＶCC ≧０．４Ｖで動作した。
【００１４】
【考案の効果】
以上のように本考案のコンパレータは、低い電源電圧で正常に電圧比較動作を 行い、しかもヒステリシス特性を発揮するようになる。
【図面の簡単な説明】
【図１】 本考案の一実施例のコンパレータ回路の回路
図である。
【図２】 従来のコンパレータ回路の回路図である。
【符号の説明】
１、２、５：定電流源、３：入力端子、４：基準電圧端
子、６：出力端子。

Claims (1)

  1. 【実用新案登録請求の範囲】 【請求項１】 第１の入力端子に入力電圧が、第２の入
    力端子に基準電圧が印加される差動回路と、該差動回路
    に接続された抵抗負荷とを具備するコンパレータ回路に
    おいて、 上記差動回路の一方の出力にベースが接続される第１の
    トランジスタと、他方の出力にベースが接続される第２
    のトランジスタと、該第１及び第２のトランジスタのエ
    ミッタに共通接続される定電流源とを具備し、 上記第１のトランジスタのコレクタを上記第２のトラン
    ジスタのベースに接続し、上記第２のトランジスタのコ
    レクタを上記第１のトランジスタのベースに接続したこ
    とを特徴とするコンパレータ回路。
JP5709991U 1991-06-27 1991-06-27 コンパレータ回路 Pending JPH054628U (ja)

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JPH054628U true JPH054628U (ja) 1993-01-22

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63294113A (ja) * 1987-05-27 1988-11-30 Fujitsu Ltd ヒステリシスコンパレ−タ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63294113A (ja) * 1987-05-27 1988-11-30 Fujitsu Ltd ヒステリシスコンパレ−タ

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19960910