JPH0793561B2 - トライステ−ト信号−バイナリ信号変換回路 - Google Patents
トライステ−ト信号−バイナリ信号変換回路Info
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- JPH0793561B2 JPH0793561B2 JP62119171A JP11917187A JPH0793561B2 JP H0793561 B2 JPH0793561 B2 JP H0793561B2 JP 62119171 A JP62119171 A JP 62119171A JP 11917187 A JP11917187 A JP 11917187A JP H0793561 B2 JPH0793561 B2 JP H0793561B2
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- H03—ELECTRONIC CIRCUITRY
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- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
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- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 本発明はトライステート信号はバイナリ信号に変換する
回路に関するものである。この種の既知の回路では１個
以上の抵抗分圧器を用いて正電源電圧と負電源電圧との
間に位置する基準電圧レンジを定めている。
回路に関するものである。この種の既知の回路では１個
以上の抵抗分圧器を用いて正電源電圧と負電源電圧との
間に位置する基準電圧レンジを定めている。
斯る回路の電流消費を低くする必要があるときは、高オ
ームの抵抗分圧器を用いる必要があり、斯る分圧器は集
積回路で実現するのが困難である。
ームの抵抗分圧器を用いる必要があり、斯る分圧器は集
積回路で実現するのが困難である。
本発明の目的は抵抗分圧器を具えない上述した種類の回
路を提供することにある。
路を提供することにある。
本発明は、この目的を達成するために、一端が電源の負
電圧端子に接続された第１直流電流源と、一端が電源の
正電圧端子に接続された第２直流電流源とを設け、これ
ら第１及び第２電流源の他端をそれぞれ第１及び第２ダ
イオードパスを経て共通入力端子に接続すると共にそれ
ぞれ第１及び第２ダイオードパスと同様の第３及び第４
ダイオードパスを経て第１及び第２出力トランジスタに
接続してこれらトランジスタが出力信号を発生するよう
構成したことを特徴とする。
電圧端子に接続された第１直流電流源と、一端が電源の
正電圧端子に接続された第２直流電流源とを設け、これ
ら第１及び第２電流源の他端をそれぞれ第１及び第２ダ
イオードパスを経て共通入力端子に接続すると共にそれ
ぞれ第１及び第２ダイオードパスと同様の第３及び第４
ダイオードパスを経て第１及び第２出力トランジスタに
接続してこれらトランジスタが出力信号を発生するよう
構成したことを特徴とする。
前記各ダイオードパスは直列に順方向に接続した１個以
上のダイオードを含むことができる。共通入力端子の電
位が正のとき、第１電流源の電流が第１ダイオードパス
を経て共通入力端子へ流れ、第３ダイオードパスに接続
された第１出力トランジスタには何の電流も供給されな
い。しかし、このとき第２電流源の電流が第４ダイオー
ドパスを経てこれに接続された第４出力トランジスタに
流れる。
上のダイオードを含むことができる。共通入力端子の電
位が正のとき、第１電流源の電流が第１ダイオードパス
を経て共通入力端子へ流れ、第３ダイオードパスに接続
された第１出力トランジスタには何の電流も供給されな
い。しかし、このとき第２電流源の電流が第４ダイオー
ドパスを経てこれに接続された第４出力トランジスタに
流れる。
次に、共通入力端子の電位が十分に負になると、第２電
流源の電流が第２ダイオードパスを経て共通入力端子へ
流れ、第４ダイオードパスには何の電流も供給されない
ため、このダイオードパスに接続された第２出力トラン
ジスタにも何の電流も供給されなくなる。しかし、この
場合には第１電流源の電流が第３ダイオードパスを経て
これに接続された第１出力トランジスタに流れる。
流源の電流が第２ダイオードパスを経て共通入力端子へ
流れ、第４ダイオードパスには何の電流も供給されない
ため、このダイオードパスに接続された第２出力トラン
ジスタにも何の電流も供給されなくなる。しかし、この
場合には第１電流源の電流が第３ダイオードパスを経て
これに接続された第１出力トランジスタに流れる。
共通入力端子の電位が中間レンジのときは両電流源の電
流が第３及び第４ダイオードパスのみを経て両出力トラ
ンジスタに流れる。
流が第３及び第４ダイオードパスのみを経て両出力トラ
ンジスタに流れる。
第３及び第４ダイオードパスを関連する出力トランジス
タの入力端子、例えばベースに直接接続する場合には、
これらトランジスタを互いに相補導電型にする必要があ
ると共に互いに反対の電源電圧端子に接続する必要があ
る。この場合には出力トランジスタの出力端子、特にそ
れらのコレクタに現われるバイナリ出力信号を表わす電
位は電源電圧の値に依存するものとなる。これは本発明
の他の実施例において避けることができ、この実施例に
おいては第３及び第４ダイオードパスの一方を関連する
出力トランジスタに直接接続し、他方を電流ミラーを介
して関連する出力トランジスタに接続し、両出力トラン
ジスタを同一極性に接続する。この場合両出力トランジ
スタを同一導電型にすることができ、同一の電源電圧端
子に接続することができる。
タの入力端子、例えばベースに直接接続する場合には、
これらトランジスタを互いに相補導電型にする必要があ
ると共に互いに反対の電源電圧端子に接続する必要があ
る。この場合には出力トランジスタの出力端子、特にそ
れらのコレクタに現われるバイナリ出力信号を表わす電
位は電源電圧の値に依存するものとなる。これは本発明
の他の実施例において避けることができ、この実施例に
おいては第３及び第４ダイオードパスの一方を関連する
出力トランジスタに直接接続し、他方を電流ミラーを介
して関連する出力トランジスタに接続し、両出力トラン
ジスタを同一極性に接続する。この場合両出力トランジ
スタを同一導電型にすることができ、同一の電源電圧端
子に接続することができる。
第３及び第４ダイオードパスを経て電流が流れないと
き、第１又は第２電流源は電流を第１又は第２出力トラ
ンジスタのベースに電流を供給しないためこのトランジ
スタはターンオフする。このターンオフを確実にすると
共にターンオン状態からターンオフ状態への変化を明確
にするために、本発明の他の実施例では、少なくとも１
個の出力トランジスタの入力端子に並列にスイッチング
トランジスタを接続し、このトランジスタを第１又は第
２ダイオードパスを流れる電流を入力電流とする電流ミ
ラーの出力電流で制御し得るようにする。この場合この
出力トランジスタの入力端子が並列スイッチングトラン
ジスタにより短絡されるため、如何なる残留電流もこの
出力トランジスタに到達し得なくなる。
き、第１又は第２電流源は電流を第１又は第２出力トラ
ンジスタのベースに電流を供給しないためこのトランジ
スタはターンオフする。このターンオフを確実にすると
共にターンオン状態からターンオフ状態への変化を明確
にするために、本発明の他の実施例では、少なくとも１
個の出力トランジスタの入力端子に並列にスイッチング
トランジスタを接続し、このトランジスタを第１又は第
２ダイオードパスを流れる電流を入力電流とする電流ミ
ラーの出力電流で制御し得るようにする。この場合この
出力トランジスタの入力端子が並列スイッチングトラン
ジスタにより短絡されるため、如何なる残留電流もこの
出力トランジスタに到達し得なくなる。
本発明の好適実施例においては、回路内に含まれるエミ
ッタが負電源電圧端子に接続されたトランジスタをI2L
技術で構成し、これらトランジスタのベース電流を共通
のインジェクタにより供給する構成にする。本例では回
路を集積回路技術で構成するときに結晶表面積を節約す
ることができると共に、インジェクタにより供給される
電流源の電流をかなり小さくすることができる。
ッタが負電源電圧端子に接続されたトランジスタをI2L
技術で構成し、これらトランジスタのベース電流を共通
のインジェクタにより供給する構成にする。本例では回
路を集積回路技術で構成するときに結晶表面積を節約す
ることができると共に、インジェクタにより供給される
電流源の電流をかなり小さくすることができる。
図面につき本発明を説明する。
第１図は本発明回路の簡略回路図を示すものである。第
１図に示すように第１直流電流源S1の一端を電圧源Ｕの
接地される負端子に接続すると共に第２直流電流源S2の
一端を電圧源Ｕの正端子に接続する。例えば１μＡの直
流電流を供給する第１及び第２電流源の他端をそれぞれ
第１及び第２ダイオードパスD1及びD2を経て、変換すべ
きトライステート信号が供給される共通入力端子Ｉに接
続する。更に、電流源S1及びS2の他端を第１ダイオード
パスD1と同様の第３ダイオードパスD3及び第２ダイオー
ドパスD2と同様の第４ダイオードパスD4を経てpnp出力
トランジスタＴpのベース及びnpn出力トランジスタＴn
のベースにそれぞれ接続する。これらトランジスタＴp
及びＴnはそれぞれ正電源端子及び負電源端子に接続さ
れたエミッタと、それぞれ回路の出力端子Ｐ及びＮを形
成するコレクタを有する。I2L技術で構成するのが好適
な評価回路（図示せず）が出力端子Ｐ及びＮに接続され
てこれら出力端子に現われるバイナリ信号を処理する。
１図に示すように第１直流電流源S1の一端を電圧源Ｕの
接地される負端子に接続すると共に第２直流電流源S2の
一端を電圧源Ｕの正端子に接続する。例えば１μＡの直
流電流を供給する第１及び第２電流源の他端をそれぞれ
第１及び第２ダイオードパスD1及びD2を経て、変換すべ
きトライステート信号が供給される共通入力端子Ｉに接
続する。更に、電流源S1及びS2の他端を第１ダイオード
パスD1と同様の第３ダイオードパスD3及び第２ダイオー
ドパスD2と同様の第４ダイオードパスD4を経てpnp出力
トランジスタＴpのベース及びnpn出力トランジスタＴn
のベースにそれぞれ接続する。これらトランジスタＴp
及びＴnはそれぞれ正電源端子及び負電源端子に接続さ
れたエミッタと、それぞれ回路の出力端子Ｐ及びＮを形
成するコレクタを有する。I2L技術で構成するのが好適
な評価回路（図示せず）が出力端子Ｐ及びＮに接続され
てこれら出力端子に現われるバイナリ信号を処理する。
共通入力端子Ｉは３個の切換接点を有するスイッチSWに
接続され、スイッチの位置に応じてフローティング端
子、接地端子又は正電源端子に接続される。
接続され、スイッチの位置に応じてフローティング端
子、接地端子又は正電源端子に接続される。
第2a及び2b図は出力トランジスタＴn及びＴpの出力電流
の変化を共通入力端子Ｉの電圧Ｕiの関数として示すも
のである。共通入力端子Ｉの電圧が零ボルト又は少なく
ともトランジスタＴnのエミッタ−ベース電圧ｕより小
さいときはダイオードパスD2の順方向バイアス電圧がダ
イオードパスD4の順方向バイアス電圧より高い。これが
ため、電流源S2の略々全電流がダイオードパスD2を経て
共通入力端子Ｉに流れる。従って、トランジスタＴnは
ベース電流を受けないので出力端子Ｎの電流Ｉnは略々
零になる。他方、入力端子Ｉが接地電位の場合には、ダ
イオードパスD3が導通し、ダイオードパスD1が遮断され
る。これがため、電流源S1の全電流がダイオードパスD3
を経てトランジスタＴpのベースに流れるので、出力端
子Ｐに電流Ｉp、即ちトランジスタＴpのコレクタ電流が
流れる。
の変化を共通入力端子Ｉの電圧Ｕiの関数として示すも
のである。共通入力端子Ｉの電圧が零ボルト又は少なく
ともトランジスタＴnのエミッタ−ベース電圧ｕより小
さいときはダイオードパスD2の順方向バイアス電圧がダ
イオードパスD4の順方向バイアス電圧より高い。これが
ため、電流源S2の略々全電流がダイオードパスD2を経て
共通入力端子Ｉに流れる。従って、トランジスタＴnは
ベース電流を受けないので出力端子Ｎの電流Ｉnは略々
零になる。他方、入力端子Ｉが接地電位の場合には、ダ
イオードパスD3が導通し、ダイオードパスD1が遮断され
る。これがため、電流源S1の全電流がダイオードパスD3
を経てトランジスタＴpのベースに流れるので、出力端
子Ｐに電流Ｉp、即ちトランジスタＴpのコレクタ電流が
流れる。
上述の状態は入力端子Ｉの電圧がトランジスタＴnのベ
ース−エミッタ電圧ｕより小さい限り維持される。
ース−エミッタ電圧ｕより小さい限り維持される。
入力端子Ｉの電圧がトランジスタＴnのベース−エミッ
タ電圧ｕを越えると、ダイオードパスD4の順方向バイア
ス電圧がダイオードパスD2の順方向バイアス電圧より高
くなる。この場合には電流源S2の電流がトランジスタＴ
nのベースに流れ、従って出力端子ＮにトランジスタＴn
のコレクタ電流である電流Ｉnが発生する。出力トラン
ジスタＴpは入力端子Ｉの電位がトランジスタＴpのベー
ス電位より負である限りターンオンしたままである。
タ電圧ｕを越えると、ダイオードパスD4の順方向バイア
ス電圧がダイオードパスD2の順方向バイアス電圧より高
くなる。この場合には電流源S2の電流がトランジスタＴ
nのベースに流れ、従って出力端子ＮにトランジスタＴn
のコレクタ電流である電流Ｉnが発生する。出力トラン
ジスタＴpは入力端子Ｉの電位がトランジスタＴpのベー
ス電位より負である限りターンオンしたままである。
これがため、この状態では両出力トランジスタが出力電
流を流す。入力端子Ｉがフローティング端子にあるとき
も同じことが言える。これはこの場合には入力端子Ｉを
経て電流が流れることができず、また電源電圧Ｕが出力
トランジスタＴp又はＴnのベース−エミッタ電圧と、ダ
イオードパスD3又はD4の順方向電圧と、電流源S1又はS2
の動作電圧との和より高いときは電流が電流源S2からダ
イオードパスD2及びD1を経て電流源S1へと流れることも
できないためである。
流を流す。入力端子Ｉがフローティング端子にあるとき
も同じことが言える。これはこの場合には入力端子Ｉを
経て電流が流れることができず、また電源電圧Ｕが出力
トランジスタＴp又はＴnのベース−エミッタ電圧と、ダ
イオードパスD3又はD4の順方向電圧と、電流源S1又はS2
の動作電圧との和より高いときは電流が電流源S2からダ
イオードパスD2及びD1を経て電流源S1へと流れることも
できないためである。
入力端子Ｉの電圧ＵiがトランジスタＴpのベース電圧
（対大地電圧）よりも正になると、電流源S1の電流がダ
イオードパスD1を経て流れ、出力トランジスタＴpがタ
ーンオフし、出力電流Ｉpが零にある。この状態では電
流源S2はダイオードパスD4を経てトランジスタＴnのベ
ースに流れ続けるため、出力電流Ｉnが流れ続け、ダイ
オードパスD2には電流は流れない。
（対大地電圧）よりも正になると、電流源S1の電流がダ
イオードパスD1を経て流れ、出力トランジスタＴpがタ
ーンオフし、出力電流Ｉpが零にある。この状態では電
流源S2はダイオードパスD4を経てトランジスタＴnのベ
ースに流れ続けるため、出力電流Ｉnが流れ続け、ダイ
オードパスD2には電流は流れない。
第１図に示す回路は入力端子Ｉにおけるトライステート
信号を出力端子Ｎ及びＰにて次のようなバイナリ信号に
変換する。
信号を出力端子Ｎ及びＰにて次のようなバイナリ信号に
変換する。
（ａ）入力電圧レンジ０＜ｕi＜ｕにおいては出力トラ
ンジスタＴpが出力電流を流す。
ンジスタＴpが出力電流を流す。
（ｂ）入力電圧レンジｕ＜ｕi＜Ｕ−ｕ又はフローティ
ング入力の場合には両出力トランジスタが出力電流を流
す。
ング入力の場合には両出力トランジスタが出力電流を流
す。
（ｃ）入力電圧レンジＵ−ｕ＜ｕi＜Ｕにおいては出力
トランジスタＴnが出力電流を流し、出力トランジスタ
Ｔpが出力電流を流さない。
トランジスタＴnが出力電流を流し、出力トランジスタ
Ｔpが出力電流を流さない。
第３図は本発明回路の好適実施例を示す。
本例では第１電流源S1はnpnトランジスタT21のコレクタ
−エミッタパスから成る。このトランジスタのエミッタ
は負電源源端子に、そのコレクタは第１及び第３ダイオ
ードパスに接続され、第１ダイオードパスはコレクタが
ベースに接続されダイオードとして作用するnpnトラン
ジスタT17と同様にダイオードとして接続されたpnpトラ
ンジスタT15とから成り、第３ダイオードパスも同様に
構成され、ダイオードとして接続されたnpnトランジス
タT18とpnpトランジスタT16とから成る。
−エミッタパスから成る。このトランジスタのエミッタ
は負電源源端子に、そのコレクタは第１及び第３ダイオ
ードパスに接続され、第１ダイオードパスはコレクタが
ベースに接続されダイオードとして作用するnpnトラン
ジスタT17と同様にダイオードとして接続されたpnpトラ
ンジスタT15とから成り、第３ダイオードパスも同様に
構成され、ダイオードとして接続されたnpnトランジス
タT18とpnpトランジスタT16とから成る。
電流源S2はトランジスタT3のコレクタ−エミッタパスか
ら成り、このトランジスタのエミッタは正電源端子に、
そのコレクタは第２及び第４ダイオードパスに接続され
る。第２ダイオードパスはダイオードとして接続された
トランジスタT7及びT9から成り、第４ダイオードパスは
ダイオードとして接続れれたトランジスタT8及びT11か
ら成る。
ら成り、このトランジスタのエミッタは正電源端子に、
そのコレクタは第２及び第４ダイオードパスに接続され
る。第２ダイオードパスはダイオードとして接続された
トランジスタT7及びT9から成り、第４ダイオードパスは
ダイオードとして接続れれたトランジスタT8及びT11か
ら成る。
ベースが第４ダイオードパスT8,T11を経て第２電流源T3
に接続され、エミッタが大地に接続されたトランジスタ
T13が出力トランジスタＴnとして機能する。しかし、第
３ダイオードパスはエミッタが負電源端子に接続された
npn出力トランジスタT23（出力トランジスタＴpとして
機能する）のベースに直接接続しないで、トランジスタ
T5及びT6から成る電流ミラーの入力端子に接続し、この
電流ミラーの出力端子をトランジスタT23のベースに接
続する。この電流ミラーの挿入は出力トランジスタＴn
及びＴpとして同一導電型のトランジスタを使用可能に
する利点をもたらす。
に接続され、エミッタが大地に接続されたトランジスタ
T13が出力トランジスタＴnとして機能する。しかし、第
３ダイオードパスはエミッタが負電源端子に接続された
npn出力トランジスタT23（出力トランジスタＴpとして
機能する）のベースに直接接続しないで、トランジスタ
T5及びT6から成る電流ミラーの入力端子に接続し、この
電流ミラーの出力端子をトランジスタT23のベースに接
続する。この電流ミラーの挿入は出力トランジスタＴn
及びＴpとして同一導電型のトランジスタを使用可能に
する利点をもたらす。
第１電流源T21は電流ミラーの出力部から成り、この電
流ミラーの入力部はダイオードとして接続されたnpnト
ランジスタT19から成る。この電流ミラーはベース−エ
ミッタ通路がトランジスタT21のベース−エミッタ通路
に並列に接続されたトランジスタT20から成る出力部も
有し、このトランジスタT20のコレクタがpnpトランジス
タT4に接続される。このトランジスタT4はダイオードと
して接続され、そのエミッタが正電源端子に接続され、
トランジスタT3と相まって電流ミラーを構成する。これ
がため、電流源T3の電流は電流源T21の電流に正確に等
しくなる。電流ミラーT19,T20,T21の入力電流は電流源
Ｑにより供給され、例えば１μＡである。
流ミラーの入力部はダイオードとして接続されたnpnト
ランジスタT19から成る。この電流ミラーはベース−エ
ミッタ通路がトランジスタT21のベース−エミッタ通路
に並列に接続されたトランジスタT20から成る出力部も
有し、このトランジスタT20のコレクタがpnpトランジス
タT4に接続される。このトランジスタT4はダイオードと
して接続され、そのエミッタが正電源端子に接続され、
トランジスタT3と相まって電流ミラーを構成する。これ
がため、電流源T3の電流は電流源T21の電流に正確に等
しくなる。電流ミラーT19,T20,T21の入力電流は電流源
Ｑにより供給され、例えば１μＡである。
出力トランジスタT13及びT23の確実なターンオフを得る
ために、トランジスタT12及びT22のコレクタ−エミッタ
パスをトランジスタT13及びT23のベース−エミッタパス
に並列に接続する。トランジスタT12は電流ミラーT1,T2
の出力で制御される。この電流ミラーの入力端子はトラ
ンジスタT10と第２ダイオードパスの一部を構成するダ
イオード接続トランジスタT9とから成る別の電流ミラー
の出力端子に接続される。トランジスタT22は第１ダイ
オードパスのダイオード接続トランジスタT15と相まっ
て電流ミラーを構成するトランジスタT14のコレクタ電
流により制御される。十分大きな電流が第１ダイオード
パスT15,T17又は第２ダイオードパスT7,T9を経て流れる
と同時に、関連する電流ミラーの出力端子から電流が供
給されてトランジスタT22又はT12をターンオンして出力
トランジスタT23又はT13の入力端子を短絡せしめる。
ために、トランジスタT12及びT22のコレクタ−エミッタ
パスをトランジスタT13及びT23のベース−エミッタパス
に並列に接続する。トランジスタT12は電流ミラーT1,T2
の出力で制御される。この電流ミラーの入力端子はトラ
ンジスタT10と第２ダイオードパスの一部を構成するダ
イオード接続トランジスタT9とから成る別の電流ミラー
の出力端子に接続される。トランジスタT22は第１ダイ
オードパスのダイオード接続トランジスタT15と相まっ
て電流ミラーを構成するトランジスタT14のコレクタ電
流により制御される。十分大きな電流が第１ダイオード
パスT15,T17又は第２ダイオードパスT7,T9を経て流れる
と同時に、関連する電流ミラーの出力端子から電流が供
給されてトランジスタT22又はT12をターンオンして出力
トランジスタT23又はT13の入力端子を短絡せしめる。
エミッタが負電源端子及び大地に接続されたnpnトラン
ジスタT12,T13及びT19〜T23はI2L技術を用いて構成する
のが好適である。この場合電流源Ｑは小結晶表面積を有
し十分に小さな電流の発生用に好適なインジェクタトラ
ンジスタで形成することができ、これは特に第３図に示
す回路と同じ半導体基板上に設けてられた他の回路の一
部を構成するI2Lゲートを付勢するのにも用いるときに
好適である。
ジスタT12,T13及びT19〜T23はI2L技術を用いて構成する
のが好適である。この場合電流源Ｑは小結晶表面積を有
し十分に小さな電流の発生用に好適なインジェクタトラ
ンジスタで形成することができ、これは特に第３図に示
す回路と同じ半導体基板上に設けてられた他の回路の一
部を構成するI2Lゲートを付勢するのにも用いるときに
好適である。
第３図に示す回路の電源電圧は１トランジスタのベース
−エミッタ電圧の３倍＋コレクタ−エミッタ飽和電圧に
するだけでよい。ダイオードとして接続されたトランジ
スタT7,T8及びT17,T18を省略するときは電源電圧をベー
ス−エミッタ電圧に等しい値だけ更に低くすることがで
きるので、その特性をそのまま維持しながら回路を更に
簡単にすることもできる。
−エミッタ電圧の３倍＋コレクタ−エミッタ飽和電圧に
するだけでよい。ダイオードとして接続されたトランジ
スタT7,T8及びT17,T18を省略するときは電源電圧をベー
ス−エミッタ電圧に等しい値だけ更に低くすることがで
きるので、その特性をそのまま維持しながら回路を更に
簡単にすることもできる。
この回路は第１図の回路SWにより供給されるような定常
信号を処理し得るのみならず交番電圧信号を処理するこ
ともできる。
信号を処理し得るのみならず交番電圧信号を処理するこ
ともできる。
第１図は本発明回路の簡略回路図、 第2a及び2b図は第１図の回路の出力トランジスタの入力
電圧の関数としての出力電流の変化を示す図、 第３図は本発明の好適実施例の回路図である。 S1;T21……第１直流電流源 S2,T3……第２直流電流源 D1;T15,T17……第１ダイオードパス D2;T7,T9……第２ダイオードパス D3;T16,T18……第３ダイオードパス D4;T8,T11……第４ダイオードパス Ｔp;T23……第１出力トランジスタ Ｔn;T13……第２出力トランジスタ Ｉ……共通入力端子 P,N……出力端子 Ｉp,In……出力電流 SW……スイッチ T12,T22……スイッチングトランジスタ T1,T2;T3,T4;T5,T6;T9,T10;T14,T15;T19,T20,T21……電
流ミラー Ｑ……電流源
電圧の関数としての出力電流の変化を示す図、 第３図は本発明の好適実施例の回路図である。 S1;T21……第１直流電流源 S2,T3……第２直流電流源 D1;T15,T17……第１ダイオードパス D2;T7,T9……第２ダイオードパス D3;T16,T18……第３ダイオードパス D4;T8,T11……第４ダイオードパス Ｔp;T23……第１出力トランジスタ Ｔn;T13……第２出力トランジスタ Ｉ……共通入力端子 P,N……出力端子 Ｉp,In……出力電流 SW……スイッチ T12,T22……スイッチングトランジスタ T1,T2;T3,T4;T5,T6;T9,T10;T14,T15;T19,T20,T21……電
流ミラー Ｑ……電流源
Claims (6)
- 【請求項１】トライステート信号をバイナリ信号に変換
する回路において、一端が電源の負電圧端子に接続され
た第１直流電流源（S1）と、一端が電源の正電圧端子に
接続された第２直流電流源（S2）とを具え、これら第１
及び第２電流源の他端をそれぞれ第１及び第２ダイオー
ドパス（D1及びD2;T15,T17及びT7,T9）を経て共通入力
端子（Ｉ）に接続すると共にそれぞれ第１及び第２ダイ
オードパスと同様の第３及び第４ダイオードパス（D3及
びD4;T16,T18及びT8,T11）を経て第１及び第２出力トラ
ンジスタ（Ｔp及びＴn;T23及びT13）に接続し、これら
出力トランジスタが出力信号（Ｉn,Ip）を発生するよう
に構成したことを特徴とするトライステート信号−バイ
ナリ信号変換回路。 - 【請求項２】第３及び第４ダイオードパス（T16,T18及
びT8,T11）の一方を関連する出力トランジスタ（T23ま
たはT13）に直接接続し、他方を電流ミラー（T5,T6）を
介して関連する出力トランジスタ（T13又はT23）に接続
し、両トランジスタを同一の極性に接続してあることを
特徴とする特許請求の範囲第１項記載の回路。 - 【請求項３】少なくとも一方の出力トランジスタの入力
端子に並列にスイッチングトランジスタ（T22,T12）を
接続し、このスイッチングトランジスタを第１又は第２
ダイオードパス（T15,T17又はT9,T7）を経て流れる電流
を入力電流とする電流ミラー（T14,T15;T9,T10）の出力
電流により制御し得るようにしてあることを特徴とする
特許請求の範囲第１項又は第２項記載の回路。 - 【請求項４】第１及び第２ダイオードパスをもって電流
ミラーの入力部の全部又は一部を構成し、この電流ミラ
ーの出力部を直接又は他の電流ミラー（T1,T2）を介し
て前記スイッチングトランジスタ（T22,T12）の制御入
力端子に接続してあることを特徴とする特許請求の範囲
第３項に記載の回路。 - 【請求項５】第１電流源（T21）を第１電流ミラー（T1
9,T20,T21）の出力部で構成し、第２電流源（T3）をこ
の第１電流ミラーの出力部（T20）に結合された入力部
（T4）を有する第２電流ミラー（T4）の出力部で構成し
てあることを特徴とする特許請求の範囲第１〜４項の何
れかに記載の回路。 - 【請求項６】回路内に含まれる負電源電圧端子に接続さ
れたトランジスタをI2L技術で構成し、これらトランジ
スタのベース電流を共通のインジェクタで供給するよう
に構成してあることを特徴とする特許請求の範囲第１〜
５項の何れかに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3616818.1 | 1986-05-17 | ||
| DE19863616818 DE3616818A1 (de) | 1986-05-17 | 1986-05-17 | Schaltung zum umsetzen von drei-zustands-signalen in binaere signale |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281516A JPS62281516A (ja) | 1987-12-07 |
| JPH0793561B2 true JPH0793561B2 (ja) | 1995-10-09 |
Family
ID=6301148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119171A Expired - Lifetime JPH0793561B2 (ja) | 1986-05-17 | 1987-05-18 | トライステ−ト信号−バイナリ信号変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4797581A (ja) |
| EP (1) | EP0246689B1 (ja) |
| JP (1) | JPH0793561B2 (ja) |
| DE (2) | DE3616818A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8927188D0 (en) * | 1989-12-01 | 1990-01-31 | Philips Electronic Associated | Peak amplitude detection circuit |
| JP2698225B2 (ja) * | 1991-04-15 | 1998-01-19 | シャープ株式会社 | サンプルホールド回路 |
| US5714852A (en) * | 1996-09-13 | 1998-02-03 | United Technologies Automotive, Inc. | Three state switch detection using current sensing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB875381A (en) * | 1958-11-27 | 1961-08-16 | Ass Elect Ind | Improvements relating to electronic switching circuits |
| FR2102970A5 (ja) * | 1970-08-27 | 1972-04-07 | Safare Sa | |
| DE2840006C2 (de) * | 1978-09-14 | 1980-10-02 | Deutsche Itt Industries Gmbh, 7800 Freiburg | CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung |
| US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
-
1986
- 1986-05-17 DE DE19863616818 patent/DE3616818A1/de not_active Withdrawn
-
1987
- 1987-05-11 EP EP87200843A patent/EP0246689B1/de not_active Expired - Lifetime
- 1987-05-11 DE DE8787200843T patent/DE3780864D1/de not_active Expired - Lifetime
- 1987-05-18 JP JP62119171A patent/JPH0793561B2/ja not_active Expired - Lifetime
- 1987-05-18 US US07/051,810 patent/US4797581A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281516A (ja) | 1987-12-07 |
| DE3616818A1 (de) | 1987-11-19 |
| US4797581A (en) | 1989-01-10 |
| EP0246689A3 (en) | 1989-07-26 |
| EP0246689B1 (de) | 1992-08-05 |
| EP0246689A2 (de) | 1987-11-25 |
| DE3780864D1 (de) | 1992-09-10 |
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