KR950007691B1

KR950007691B1 - 데이타 형성회로

Info

Publication number: KR950007691B1
Application number: KR1019870011429A
Authority: KR
Inventors: 에릭 매인 더블유.
Original assignee: 모토로라 인코포레이티드; 빈센트 죠셉 로너
Priority date: 1986-10-16
Filing date: 1987-10-15
Publication date: 1995-07-14
Also published as: JPH07105698B2; GB2196499A; US4728815A; JPS63114410A; GB2196499B; GB8719489D0; KR880005768A

Abstract

내용 없음.

Description

데이터 형성회로

제1도는 종래의 테이타 형성 회로를 도시하는 개략적인 다이어그램.

제2도는 제1도의 종래 비교기의 동작을 설명하는데 유용한 파형도.

제3도는 본 발명의 회로의 일 실시예를 도시한 개략적인 다이어그램.

제4도는 본 발명의 양호한 실시예를 도시한 개략적인 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

8 : 데이타 형성 회로 10 : 비교기

18 : 전류 공급원 20 : 변환기

[발명의 배경]

본 발명은 고주파수/고이득 수신기에 관한 것으로, 특히 수신된 신호의 리딩 엣지 및 트레일링 엣지 (leading and trailing edges)를 개선시키기 위해 수신기에 사용되는 회로에 관한 것이다.

고주파수/ 고 이득 수신기 시스템은 수많은 응용에 사용된다. 예를들어, 디지털 테이타 통신 장치는 통상 고주파수 고이득 주파수 시프트 키잉 (FSK; frequency shift keyin) 수신기를 포함하며, 알고 있는 바와 같이 디지털 데이터를 수신하고 복조시킨다.

종종 전송된 디지털 데이터는 수신기의 중간 단계에 의하여 왜곡될 수 있으며 그 결과 정현파 디지털 데이터는 사인파와 매우 유사한 형태가 된다. 이러한 경우에 데이터는 유효한 비트 정보를 얻기 위해 재형성 되어야 한다

종래의 시스템은 데이터 비트를 수퀘이업(square up) 하는데 비교기를 사용해 왔다. 그러나, 몇몇 수신기 예를 들면, FSK 수신기에서 데이터 신호의 직류(DC) 레벨은 비교기의 기준 전압으로 부터 드리프트 (drift) 할수 있다. 이러한 드리프트는 교류(AC) 결합으로 해결되 수 있지만 그 회론는 한 극성의 긴일련의 비트를 더 이상 조정할 수 없다.

이러한 문제는 종래의 광대역 FSK 수신기 즉, ＂플로우팅＂ 비교기의 입력을 어크로스하는 배변(back to back) 클램핑 다이오드를 사용하는 모토로라 인코포레이티드에 의해 제조된 MC3356 수신기로 해결되었다.

이 수신기는 큰 입력 신호 및 충분한 전원 전압으로서 매우 잘 작동하지만, 두 개의 배면 다이오드의 바이어스 조건 때문에 낮은 전원전압 및 신호 레벨로는 사용할 수 없다.

그러므로 상술된 문제점들을 해결하기 위한 데이타 형성 회로의 필요성이 요구 된다.

[발명의 개요]

따라서, 본 발명의 목적은 개선된 데이터 형성 회로를 제공하는 것이다.

본 발명의 다른 목적은 개선된 집적 데이터 형성 회로를 제공하는 것이다.

상기 및 다른 목적에 따라서, 교류 입력 신호가 인가되는 입력부와 직각 펄스가 공급되는 출력부와, 포지티브 반 사이클동안 입력 신호에 의해 순방향 바이어스 되는 제1PN접합과, 네가티브 반 사이클 동안 입력신호에 의해 순방향 바이어스되는 제2PN접합부를 통하여 흐르는 전류를 비교하여 그에 응답으로 출력을 발생시키는 회로를 포함하는 집접 회로형으로 제조 되기에 적합한 데이터 형성 회로가 제공된다.

[양호한 실시예의 상세한 설명]

제1도를 보면, 데이터 형성을 위해 상술된 MC3356 광대역 FSK 수신기에 사용되는 데이터 형성 회로(8)의 ＂플로우팅＂ 비교기(10)가 도시되어 있다. 비교기(10)는 전류원(18)에 차동으로 연결된 각각의 이미터를 갖는 NGP트랜지스터(14 및 16)를 구비한 차동 증폭기(12)를 포함한다. 트랜지스터(14 및 16)의 콜렉터는 트랜지스터를 통하여 흐르는 차동 전류를 출력부(22)에서 단일 출력 전류로 변화시키는 차동-대-단일 (differential-to-single) 엔드형 변환기 회로(20)에 결합되어 있다. 출력부(22)는 인버너(23)를 통하여 NPG 트랜지스터(24)의 베이스에 연결되어 있으며, 데이터 형성 회로(10)의 출력부(26)에 결합된 콜렉터를 갖고 있다. 전류 공급원(18)은 물론이고 트랜지스터(24)의 이미터는 터미널(28)에 있는 네가티브 또는 접지 기준 전위의 소스에 연결되어 있다. 차동 증폭기(12)의 입력부(30 및 32)는 트랜지스터(14 및 16)의 베이스전극에 각각 결합되어 있다. 내부 베이스 전류 공급원(34 및 36)은 I_b의 전류를 각각의 트랜지스터 (14 및 16)의 베이스에 공급한다. 전류 공급원(34 및 36)은 변환기회로 (20)와 같이 동작 전위(Vcc)가 수신되도록 포지티브 공급레일(38)에 연결되어 있다. 백투백 클램핑 다이오드(40 및 42)는 입력부 (30 및 32)를 가로질러 연결되어 있다. 디커플링 캐패시터(43)는 입력부(32)와 접지 사이에 연결되어 있다.

제2도를 보면, 데이타 형성 회로(10)의 동작이 설명되어 있다. 다음의 논의 에서 입력부(30)에 인가된 입력 신호는 그 반대가 사실일 수 있다고 확인될 지라도 입력부(32)에서 나타나는 신호에 관하여 포지티브인 것으로 가정한다. 캐패시터(43)는 입력단에서 임의 주파수 시프트를 동반하는 ＂플로우팅＂기존을 제공한다.

입력부(30)에서의 큰 전압 익스커션(excursion) 즉, 제2도의 A파형(44)에 대한, 전압을 제2도의 B파형(46) 즉, 다이오드 전압에 의해 입력부(30)에서 발생되는 전압에 뒤따라서 입력부(32)에서 발생될 것이다. 그러므로, 시간 t₀t₁사이에, 다이오드(40)는 충전 캐패시터(43)에 순방향 바이어스되고, 입력부(32)에서의 전압은 다이오드 양단에 걸리는 전압입력부(30)에서의 전압보다 작다. t₁에서, 입력부(30)에 있는 전압은 피크로 되고 캐패시터(43)가 더 이상 충전하지 않는 진폭에서 감소하기 시작한다. 그러므로 입력부(32)에서의 전압레벨은 시간 t₂가 될 때까지 일정하게 유지될 것이다. t₂에서 입력부(30)에서의 전압은 감소 되어 입력부(32)에서의 전압과 같이 된다. 그후 비교기(10)의 출력은 출력상태를 스위치할 것이다. 시간 t₂전에 트랜지스터 (14)는 트랜지스터(16)의 콜렉터에서의 전압이 하이로 되어 출력 트랜지스터(24)가 인버터(23)를 통하여 턴닝 오프(turning off)되도록 트랜지스터(14)의 베이스가 트랜지스터(16)의 베이스에 관하여 순방향 바이어스도리 때 전도체로 된다. 이것은 출력부(26)에서 고출력 레벨 상태 즉, 제2도의 C파형 (48)을 발생시킨다. 입력부 (30)에서 입력신호가 입력부(32)에 홀드되어 있는 전압 아래로 덜어질 때, 트랜지스터 (16)는 상승되어 트랜지스터(14)는 비전도체가 된다. 그러므로, 트랜지스터 (16)의 콜렉터에서의 전압레벨은 떨어져서 출력 트랜지스터(24)가 턴온 되게된다.

그후 비교기(10)의 출력은 하이 레벨 상태를 로우 레벨 상태로 스위치 한다. 입력부(32)에서의 전압은 입력부(30)에서의 전압이 입력부(32)에서의 전압 아래의 1 다이오드 전압으로 떨어질 때 까지 캐패시터(43)에 의해 일정하게 홀드된다. 상기 입력부(32)에서의 전압은 캐패시터(43)가 다이오드(42)를 통하여 방전되게 한다. 그러므로, 입력부(32)에서의 전압은 입력신호를 따르지만 입력 신호가 시간 t₃에서 네가티브 방향에 있는 피크에 도달할 때 까지 1 다이오드 전압보다 크다. 이 시간에 입력 신호는 다이오드(42)가 비전도체로 될 때 캐패시터의 방전을 정지시키는 증가를 시작한다. t₄에서 입력부(30)에서의 전압은 입력부(32)에서의 전압(비교기(10)의 임계 스위칭 상태)과 같으며 입력 신호가 입력부(32)에서의 전압을 초과할 때, 비교기(10)의 출력은 상태를 스위치 한다. 비교기(10)의 출력은 입력부(30)에 인가된 입력 신호가 방향을 변화시킨 후 일정 시간 간격동안 레벨 상태를 스취이 하도록 강제된다. 이와 같이, 전송동안 왜곡될 수 있는 데이터의 임의 비트는 데이터 형성 회로(10)에 의해 재형성되고 출력부(26)에서 데이터 펄스로 나타난다.

상술된 종래의 데이터 형성 회로는 두 개의 입력 단자가 동작을 위해 필요한 단점을 갖고 있다. 부가적인 핀아웃을 만들기 우해서 데이터 형성회로(10)에 대한 두 개의 입력단자의 필요성은 제거하는 것이 바람직하다. 제3도를 보면, 두 개의 입력단자에 대한 필요성을 제거하는 데이터 형성 회로가 도시되어 있다. 제1도의 컴포넌트에 대응한 제4도는 물론이고 제3도에 도시된 컴포넌트 동일 참조번호로 표기되어 있다. 상술된 식으로 형성되는 교류 입력신호는 저항 전압원(되시되어 있지 않음)으로부터 캐패시터 (43)로 입력부(52)에 인가된다. 캐패시터(43)는 상술된 바와 같이 입력(32)에 반대로 입력(30)에 직렬로 배치되어 있다. 다이오드(40 및 42)는 V_bias에 연결되어 있는 비반전 입력과 함께 비교기(10)의 반전 및 비반전 입력부 사이에 백투백(back to back)으로 연결되어 있다.

입력신호가 진폭에서 적오도 2다이오드 전압 이라면, 데이터 형성회로(50)는 이회로에 인가된 교류 입력신호를 스퀘어 업(square up)하기 위하여 근본적으로 데이터 형성회로(80)에 관하여 앞서 설명된 것과 같은 식으로 동작한다. 이와 같이, 교류 신호가 포지티브 피크값까지 증가할 때 다이오드(40)는 캐패시터(43)를 충전시킨다. 이시간 동안 비교기(10)의 출력은 아이 즉 제1레벨 상태에 있게 된다.

비교기(10)의 출력은 입력 신호가 이 출력의 피크값 아래 있는 다이오드 전압으로 떨어질 때 까지 상기 하이 상태에 남아 있게 되며, 상기 피크값에서 비교기(10)의 출력은 로우 즉 제2출력 레벨 상태로 스위치된다. 그후 교류 신호가 비교기의 네가티브 피크값에 도달할 때까지 캐패시터(43)가 다이오드(42)를 통하여 반전되는 동안 비교기 (10)는 제2상태에 남아 비교기의 포지티브 피크 값을 향해 증가한다. 교류신호의 크기가 1다이오드 전압만큼 비교기의 네가티브 값보다 큰 점에서, 비교기는 다시 출력 상태를 스위치한다.

상술된 데이터 형성 회로가 상당한 전원 전위와 잘 작동할지라도 구애 클램핑 다이오드에 기인하여 요구되는 전원 전압과는 작동하지 않는다.

제4도를 보면, 상술된 바이어스 문제점을 극복하고 단지 단일 입력을 필요로하는 본 발명의 데이터 형성회로(54)가 도시되어 있다. 회로(54)는 제1 및 제2전원 전도체(56 및 58)를 포함하며, 상기 전도체를 가로 질러 전원이 연결되어 있다. 데이터 입력 신호는 단일 입력 단자(60)에 공급된다.

출력 데이터 펄스는 출력부(62) 즉, 트랜지스터(64)의 콜렉터에 제공된다. 트랜지스터(64)의 에미터는 전도체(58)에 연결되어 있는 반면, 트랜지스터의 베이스는 저항(66)을 통하여 NPG 트랜지스터(68)의 이미터에 연결되어 있다. 트랜지스너(68)의 콜렉터는 전도체(56)에 연결되어 있고, 트랜지스터 베이스는 노드(70)에서 전류 미러 회로(72)의 출력부에 연결되어 있다. 전류 미러 회로(72)는 보상 전류 미러(74 및 76)를 포함한다. 전류미러(74)는 베이스들이 상호 연결되어 있는 PNP 트랜지스터(78 및 80)를 포함한다. 트랜지스터(78 및 80)의 이미터는 전원 전도체(56)에 연결되어 있고, 트랜지스터(28)의 베이스는 이의 콜렉터와 트랜지스터(82)의 콜렉터에 연결되어 있고, 트랜지스터(80)의 콜렉터는 노드(70)에 연결되어 있다. 전류미러(76)는 NPG 트랜지스터(84 및 86)를 포함하며, 이 트랜지스터의 베이스는 상호 연결되어 있고 그들의 이머터는 전원 전도체(58)에 연결되어 있다. 트랜지스터(84)의 베이스는 이의 콜렉터와 PNP 트랜지스터(88)의 콜렉터에 연결되어 있다.

트랜지스터(86)의 콜렉터는 노드(70)에 연결되어 있다. 트랜지스터(82 및 88)는 직렬로 연결되어 있으며, 이들의 이미터는 입력부(60)에 서로 연결되어 있고, 또한 이들의 각 콜렉터는 전류 미러(74 및 76)의 입력부에 연결되어 있다. 바이어스 회로(90)는 고입력 임피던스가 입력부(60)에 제공되도록 정시상태에 트랜지스터를 바이어스하는데 사용된다. 바이어스 회로(90)는 저항(94 및 96)을 통하여 전원 전도체(56 및 58)사이에 연결된 콜렉터-이미터 전도 통로를 갖고 있는 NPN 트랜지스터(92)를 포함한다. 트랜지스터(92)의 콜렉터와 이미터는 트랜지스터(2 및 88)의 베이스에 각각 연결되어 있다. PNP트랜지스터(98)는 베이스 구동 전류를 트랜지스터 (92)에 공급하며, 이 트랜지스터(98)의 이미터와 콜렉터는 트랜지스터 (92)의 콜렉터와 베이스 사이에 연결되어 있다. 트랜지스터(98)의 베이스는 다이오드 연결된 트랜지스터(100)의 콜렉터와 베이스에 연결되어 있고, 이 트랜지스터의 이미터는 트랜지스터 (88)의 베이스에 연결되어 있다. 데이터 형성회로(54)는 집적 회로형으로 제조되는 것이 실현된다.

데이터 형성 회로(54)의 정지동작 상태는 설명 되지 않는다. 캐패시터(43)에 인가되는 입력 교류 신호가 없기 때문에, 비이어스 호로(90)는 그 로봇보다 작은 공급 전압에서 회로의 동작이 허용되는 동안 입력부(60)에서 고임피던스가 제공되도록 정지상태에 클램핑 다이오드/트랜지스터(82 및 88)를 바이어스 한다. 입력부(60)에서 고입피던스가 제공되도록, 바이어스 회로(9)는 트랜지스터(82 및 88)를 통하여 흐르는 정지바이어스 전류가 최소화되는 회로(54)의 정상동작 동안 클램핑을 위하여 충분한 전류가 이용될 수 있도로 공고히한다.

트랜지스터(98 및 100)는 트랜지스터(82 및 88)의 베이스 양단에 걸리는 2 다이오드 전압을 공급하며, 트랜지스터(98 및 100)을 통하여 흐르는 최소 전류를 세팅하므로써 트랜지스터(82 및 88)의 베이스 사이에 걸리는 전압은 클램핑 트랜지스터를 완전히 전도성이 되게하는데 불충분하다. 그러나, 정상동작 동안 트랜지스터(98)를 통하여 흐르는 정지 전류 크기의 베티(beta) 배인 트랜지스터(92)를 통하여 흐르는 전 전류는 트랜지스터(82 및 88)를 클램핑 한는데 유효하다.

정상작동에서, 인가된 입력신호 없이도, 트랜지스터(82 및 88)를 통하여 흐르는 전류는 이상적으로 동일하며, 초과전류가 트랜지스터(68)를 턴온하는데 유효하지 않도록 전류 미러(74 및 76)에 의해 동일하게 반사된다. 이 상태에서, 트랜지스터(64)는 출력이 제1레벌 상태에서 있게 되는 오프 상태로 유지된다 캐패시터(43)에 인가된 교류 입력 신호가 포지티브로 될 때 트랜지스터(88)는 트랜지스터(82)보다 더 전도되기 시작하므로 캐패시터가 클램핑된다. 이 상태에서, 전류 미러(76)는 전류 미러(74)의 입력에 공급된 전류보다 전류 미러(76)의 입력에 공급된 전류를 더 가지고 있다. 또한 전류 미러(76)는 전류 미러(74)의 출력에 제공되는 것 보다도 노드(70)에서 비교적 큰 전류를 싱크하길 원한다. 트랜지스터(68)는 이 트랜지스터의 베이스 유효한 초과전류가 없기 때문에 오프 상태에 유지되고, 출력은 제1레벨 상태에 유지된다. 입력 신호가 네가티브로 될 때, 트랜지스터(82)는 트랜지스터(88)보다 더 전도성이 되며, 이때 전류 미러(74)는 전류 미러(76)의 출력에서 싱크되는 것보다 노드(70)에 더 많은 전류를 제공한다.

이와 같이 초과전류는 트랜지스터(68)를 턴온시켜 트랜지스터(64)가 턴온되게 하는데 유효하다. 이와 같이 출력부(62)에서의 출력신호는 스위치 온 되는 트랜지스터(64)에 응답하여 제2레벨 상태로 스위치한다.

상술된 바와 같이, 전류 미러 회로(72)와 관련된 트랜지스터(82 및 88) 및 트랜지스터(68)는 제1도 및 제3도와 관련해서 상술된 클램핑 및 비교의 조합을 제공한다.

그러므로, 상술된 것은 전송동안 왜곡된 디지털 데이타를 재형성시키는 신규의 데이타 형성 회로이다. 데이타, 형성 회로는 단지 하나의 오부 입력을 필요로 하며, 본 발명의 한 특징으로 상기 회로가 2볼트 전원에서도 동작할 수 있다는 것이다.

Claims

용량성 소자(43)를 통하여 입력부(60)에 공급된 교류 입력 신호에 응답하여 출력부(62)에 구형파의 출력 펄스를 발생시키는 데이터 형성 회로(54)에 있어서, 상기 테이타 형성회로가 교류 입력 신호의 포지티브반 사이클 동안에는 입력부를 통하여 흐르는 전류가 제공되도록 교류 입력 신호에 의해 순방향으로 바이어스되는 입력(60)에 결합된 제1전극을 갖고 있는 제1단도체 PN 접합(88')과, 교류입력 신호의 네가티브반 사이클 동안에는 입력부를 통하여 흐르는 전류가 제공되도록 교류 입력 신호에 의해 순방향 바이서스되는 입력(60)에 연결된 제1전극을 갖고 있는 제2반도체 PN 접합(82')를 가지며, 교류 신호에 응답하여 구동 전류를 제공하는 제1회로 수단(88,82)과 ; 상기 제1반도체 PN 접합(88') 및 제2반도체 PN접합(82')에 바이어싱(90)을 제공하는 수단과; 상기 제1반도체 PN 접합(88')에 흐르는 상기 전류가 상기 제2반도체 PN 접합(82')에 흐르는 상기 전류보다 클때는 제1베렐에 있고, 상기 제1반도체 PN 접합(88')을 흐르는 상기 전류가 상기 제2반도체 PN접합(82')을 흐르는 상기 전류보다 작을때는 제2레벌에 있는 출력 펄스를 제공하기 위해 상기 제1 및 제2반도체 PN접합(88',82')에 흐르는 전류에 응답하여 상기 제1 및 제2반도체 PN접합(88',82')에 흐르는 전류 응답하여 상기 제1 및 제2반도체 PN 접합(88',82')에 연결된 제2회로 수단(72)을 포함하는데, 제1트랜지스터(88)는 상기 제1반도체 PN접합(88')과, 바이어싱(90)을 제공하는 상기 수단의 제1출력단자와 상기 데이터 형성 회로(54)의 입력간에 결합되는 베이스-이미터 경로와, 상기 제2회로수단(72)에 결합되는 콜렉터를 구비하며, 제2트랜지스터(82)는 상기 제2반도체 PN접합(82')과, 상기 제1트랜지스터 (88)와 반대 전도성 형태의 제2트랜지스터(82)와, 바이어싱(90)을 제공하는 상기 수단을 제2출력과 상기 데이터 형성 회로(54)의 입력간에 결합되는 베이스 이미터 경로와, 상기 제2회로 수단(72)에 결합되는 콜렉터를 구비하는 것을 특징으로 하는 데이터 형성회로.
제1항에 있어서, 바이어싱(90)을 제공하는 상기 수단이 상기 제1 및 제2 반도체 PN접합(8',82')을 정지 동작 상태로 바이어스 하는 것을 특징으로 하는 데이터 형성회로.
제1항에 있어서, 상기 제2회로 수단(72)은 상기 제1트랜지스터(8)에 흐르는 전류에 응답하여 제1회로 노드에 비례하는 전류를 공급하고, 상기 제2 트랜지스터(82)에 흐르는 전류에 응답하여 상기 제1회로 노드(70)로부터 비례하는 전류를 싱크하는 전류 미러 회로(76,74) 및 상기 제1회로 논리 노드(70)에 결합된 입력부와 데이터 형성 회로(54)의 출력(62)에 연결된 출력부를 갖고 있으며 상기 전류 미러 회로에 응답하여 출력 펄스를 방생시키는 스위칭 회로 수단(68)을 포함하는 데이터 형성 회로.
제3항에 있어서, 상기 전류 미러 회로(76,74)는 상기 제1트랜지스터(88)의 상기 콜렉터에 결합된 입력부와 상기 제1호로 노드(70)에 결합된 출력부를 갖고 있는 제1전류 미러 회로(76) 및 상기 제2트랜지스터(82)의 상기 콜렉터의 결합된 입력부와 상기 제1회로 노드(70)에 결합된 출력부를 갖고 있는 제2전루 미러 회로(74)를 포함하는 것을 특징으로 하는 데이터 형성 회로.
제4항에 있어서, 바이어싱(90)을 제공하는 상기 수단이 이미터, 콜렉터 및 베이스를 갖고 있는 제3트랜지스터(92)와, 상기 제3트랜지스터(92)의 상기 콜렉터와 이미터를 제1 및 제2전원 전도체(56,58) 사이에 결합시키는 저항 수단(94,96) 및, 베이스 구동 전류를 상기 제3트랜지스터(92)의 상기 베이스와 공급하는 수단을 포함하는 것을 특징으로 하는 데이터 형성 회로.
제5항에 있어서, 베이스 전류를 공급하는 상기 수단은 상기 제3트랜지스터(92)의 콜렉터에 결합되는 이미터와, 베이스 및 상기 제3트랜지스터(92)의 상기 베이스 결합되는 상기 콜렉터를 갖고 있는 제4트랜지스터(98), 및 상기 제4트랜지스터의 상기 베이스에 결합되는 상기 제5트랜지스터(10)의 상기 콜렉터와, 베이스 및, 상기 제3트랜지스터의 상기 이미터에 결합되는 상기 제5트랜지스터(100)의 이미터를 갖고 있는 제5트랜지스터(100)를 포함하는 것을 특징으로 하는 데이터 형성 회로.
제5항에 있어서, 베이스 구동 전류를 공급하는 상기 수단은 상기 제3트랜지스터(92)의 상기 베이스에 결합되는 제4트랜지스터(98)의 베이스와 콜렉터 및, 상기 제3트랜지스터(92)의 상기 콜렉터에 결합되는 상기 제4트랜지스터(98)의 이미터를 갖고 있는 제4트랜지스터(98)을 포함하는 것을 특징으로 하느 데이터 형성 회로.
캐패시터 소자(43)를 통해 데이터 형서회로(50)의 입력에 공급되는 교류 입력 신호에 응답하여 출력(26)에서 구형파의 출력 펄스를 발생하는 데이터 형성회로(50)에 있어서, 데이터 형성회로(50)가 구동 전류를 제공하는 교류 신호에 응답하여, 입력에 흐르는 전류를 제공하기 위해 포지티브 반 사이클 동안 교류 입력 신호에 의해 순방향 바이어스된 입력(30)에 결합되는 제1전극을 구비한 제1반도체 PN 접합과, 입력에 흐르는 전류를 제공하기 위해 네가티브 반 사이클 동안 교류 입력신호에 의해 순방향 바이어스된 입력(30)에 결합되는 제1전극을 구비한 제2반도체 PN 접합을 갖는 제1호로 수단(40)과, 상기 제1반도체 PN 접합(40)과 상기 제2반도체 PN접합(42)에 바이어싱(B_BIAS)을 제공하는 수단과, 상기 제1반도체 PN접합(40)에 흐르는 상기 전류가 상기 제2반도체 PN 접합(42)에 흐르는 상기 전류보다 클때는 제1레벨에 있고, 상기 제1반도체 PN접합(40)을 흐르는 상기 전류가 상기 제2반도체 PN 접합(42)을 흐르는 상기 전류보다 작을때는 제2레벨에 있는 출력 펄스를 제공하기 위해 상기 제1 및 제2반도체 PN 접합(40,42)에 흐르는 전류에 응답하여 상기 제1 및 제2반도체 PN접합(40,42)에 연결된 제2회로 수단(10)을 포함하는데, 상기 제2회로 수단(10)은 데이터 형성 회로(50)의 입력(30)에 결합된 제1입력부(30), 바이어싱(V_BIAS)을 제공하는 상기 수단에 결합된 제2입력 및 상기회로(50)의 출력(26)에 연결된 출력부를 갖고 있는 비교기를 포함하는 것을 특징으로 하는 데이터 형성 회로.
제8항에 있어서, 상기 제1반도체 PN 접합(40)은 데이터 형성 회로(50)의 입력(30)에 인가된 애노드와 바이어싱(V_BIAS)을 제공하는 상기 수단에 결합된 캐소드를 구비하는 제1다이오드이며, 상기 제2반도체 PN접합(42)은 바이어싱(V_BIAS)을 제공하는 상기 수단에 결합된 애노드와 데이터 형성 회로(50)의 입력(30)에 결합된 캐소드를 구비하는 제2다이오드인 것을 특징으로 하는 데이터 형성 회로.