JPH07105698B2 - データ整形回路 - Google Patents
データ整形回路Info
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- JPH07105698B2 JPH07105698B2 JP62256447A JP25644787A JPH07105698B2 JP H07105698 B2 JPH07105698 B2 JP H07105698B2 JP 62256447 A JP62256447 A JP 62256447A JP 25644787 A JP25644787 A JP 25644787A JP H07105698 B2 JPH07105698 B2 JP H07105698B2
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- transistor
- current
- junction
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Nonlinear Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般に高周波、高利得の受信機に関し、更に詳
細には、このような受信機に利用して受信信号の前縁お
よび後縁を改善する回路に関する。
細には、このような受信機に利用して受信信号の前縁お
よび後縁を改善する回路に関する。
［従来の技術］ 高周波高利得受信システムは無数の用途に使用されてい
る。たとえば、ディジタルデータ通信機器は一般的に高
周波、高利得周波数シフトキーイング（FSK）受信機を
備えている。ディジタルデータは承知のとおり受信され
復調される。
る。たとえば、ディジタルデータ通信機器は一般的に高
周波、高利得周波数シフトキーイング（FSK）受信機を
備えている。ディジタルデータは承知のとおり受信され
復調される。
送信されたディジタルデータは受信機の中間段階を通じ
て方形波ディジタルデータが正弦波に一層近い形になる
ようにゆがめられることがときどきある。このような場
合には、データは有益な情報ビットを得るために再整形
しなければならない。
て方形波ディジタルデータが正弦波に一層近い形になる
ようにゆがめられることがときどきある。このような場
合には、データは有益な情報ビットを得るために再整形
しなければならない。
従来技術のシステムはデータビットを方形にするのにコ
ンパレータを使用してきた。しかしながらある受信機、
たとえば、FSK受信機では、データ信号の直流（DC）レ
ベルはコンパレータの基準電圧からドリフトする可能性
がある。これは交流（AC）結合により解決することがで
きるが、こうした回路はもはや１つの極性の長いビット
列を処理することができない。
ンパレータを使用してきた。しかしながらある受信機、
たとえば、FSK受信機では、データ信号の直流（DC）レ
ベルはコンパレータの基準電圧からドリフトする可能性
がある。これは交流（AC）結合により解決することがで
きるが、こうした回路はもはや１つの極性の長いビット
列を処理することができない。
この問題は従来技術の１つの広帯域FSK受信機、すなわ
ちモトローラ社が製作したMC3356型受信機で、「浮動」
コンパレータの入力を横切る背面結合クランプダイオー
ド（back to back clamping diodes）を用いて解決され
た。
ちモトローラ社が製作したMC3356型受信機で、「浮動」
コンパレータの入力を横切る背面結合クランプダイオー
ド（back to back clamping diodes）を用いて解決され
た。
［発明が解決しようとする問題点］ この機構は入力が大きく電源電圧が充分な場合には極め
て良く動作するが、２つの背面結合ダイオードにバイア
スが必要なため、電源電圧および信号レベルが低い場合
には使用することができない。
て良く動作するが、２つの背面結合ダイオードにバイア
スが必要なため、電源電圧および信号レベルが低い場合
には使用することができない。
したがって上述の問題を克服するデータ整形回路の必要
性が存在する。
性が存在する。
本発明の目的は、改良されたデータ整形回路を提供する
ことである。
ことである。
本発明の他の目的は、改良されたデータ整形集積回路を
提供することである。
提供することである。
［問題点を解決するための手段］ 上記のおよび他の目的によれば、交番入力信号が加えら
れる入力と、方形パルスが発生する出力と、その正の半
サイクルの期間入力信号により順方向にバイアスされる
第１のPN接合と、その負の半サイクルの期間入力信号に
より順方向にバイアスされる第２のPN接合と、第１およ
び第２のPN接合を貫流する電流を比較し、これに応じて
出力パルスを発生する回路とを有する、集積回路の形に
製作するに適するデータ整形回路が提供される。
れる入力と、方形パルスが発生する出力と、その正の半
サイクルの期間入力信号により順方向にバイアスされる
第１のPN接合と、その負の半サイクルの期間入力信号に
より順方向にバイアスされる第２のPN接合と、第１およ
び第２のPN接合を貫流する電流を比較し、これに応じて
出力パルスを発生する回路とを有する、集積回路の形に
製作するに適するデータ整形回路が提供される。
［実施例］ 第１図には上述のMC3356型広帯域FSK受信機にデータ整
形のために使用されているデータ整形回路８の「浮動」
コンパレータ10を示してある。コンパレータ10はそれぞ
れのエミッタが電流源18に差動的に接続されているNPN
トランジスタ14および16を有する差動増幅器12を備えて
いる。トランジスタ14および16のコレクタはトランジス
タを流れる差動電流を出力22で単一出力電流に変換する
差動・単一変換回路（differential−to−single ended
converter circuit）20に結合されている。出力22はイ
ンバータ23を経てNPNトランジスタ24のベースに接続さ
れるとともにそのコレクタにデータ整形回路10の出力26
に結合されている。トランジスタ24のエミッタは、電流
源18とともに、端子28に負またはグランドの基準電位源
を供給される。差動増幅器12の入力30と32とはそれぞれ
トランジスタ14および16のベース電極に結合されてい
る。内部ベース電流源34および36はそれぞれのトランジ
スタ14および16のベースにIbの電流を供給する。電流源
34および36は、変換器回路20と同様に正の供給レール38
に接続されて動作電位VCCを受ける。逆結合（back to b
ack）クランプダイオード40および42は入力30および32
にまたがって接続されている。デカップリングコンデン
サ43は入力32とグランド基準との間に接続されている。
形のために使用されているデータ整形回路８の「浮動」
コンパレータ10を示してある。コンパレータ10はそれぞ
れのエミッタが電流源18に差動的に接続されているNPN
トランジスタ14および16を有する差動増幅器12を備えて
いる。トランジスタ14および16のコレクタはトランジス
タを流れる差動電流を出力22で単一出力電流に変換する
差動・単一変換回路（differential−to−single ended
converter circuit）20に結合されている。出力22はイ
ンバータ23を経てNPNトランジスタ24のベースに接続さ
れるとともにそのコレクタにデータ整形回路10の出力26
に結合されている。トランジスタ24のエミッタは、電流
源18とともに、端子28に負またはグランドの基準電位源
を供給される。差動増幅器12の入力30と32とはそれぞれ
トランジスタ14および16のベース電極に結合されてい
る。内部ベース電流源34および36はそれぞれのトランジ
スタ14および16のベースにIbの電流を供給する。電流源
34および36は、変換器回路20と同様に正の供給レール38
に接続されて動作電位VCCを受ける。逆結合（back to b
ack）クランプダイオード40および42は入力30および32
にまたがって接続されている。デカップリングコンデン
サ43は入力32とグランド基準との間に接続されている。
第２図を参照してデータ整形回路10の動作を説明する。
下記の説明では入力30に加えられる入力信号は入力32に
現われる信号に関して正であると仮定するが、逆も真で
あり得ることが理解される。コンデンサ43は「浮動」基
準となって入力段での周波数偏移に追随する。
下記の説明では入力30に加えられる入力信号は入力32に
現われる信号に関して正であると仮定するが、逆も真で
あり得ることが理解される。コンデンサ43は「浮動」基
準となって入力段での周波数偏移に追随する。
入力30での大きな電圧偏移（第２図のＡの波形44）に対
して、入力32に、１ダイオード電圧により入力30の電圧
に追随する電圧（第２図のＢの波形46）が発生すること
になる。このように、時刻t0とt1との間に、ダイオード
40は順方向にバイアスされてコンデンサ43を充電し、入
力32の電圧は入力30の電圧よりダイオードをはさむ電圧
降下分だけ小さい。t1で入力30の電圧はピークとなって
振幅が減少し始め、コンデンサ43はもはや充電しないよ
うになる。したがって入力32の電圧レベルは時刻t2まで
一定になっている。t2で入力30の電圧が減少して入力32
の電圧と等しくなる。その後、コンパレータ10の出力の
状態が切換わる。時刻t2の前に、トランジスタ14はその
ベースがトランジスタ16のベースに関して順方向にバイ
アスされるにつれて導通し、トランジスタ16のコレクタ
の電圧が高になり、出力トランジスタ24がインバータ23
を介して遮断されるようになる。これによって出力26が
高出力レベル状態（第２図のＣの波形48）となる。次い
で入力30での入力信号が入力32に保持されている電圧よ
り低くなるにつれてトランジスタ16が導通し、トランジ
スタ14が非導通となる。このようにしてトランジスタ16
のコレクタの電圧レベルが下がって出力トランジスタ24
が導通する。次に、コンパレータ10の出力が高レベル状
態から低レベル状態に切換わる。入力32の電圧は入力30
の電圧が入力32の電圧より１ダイオード電圧低くなって
コンデンサ43がダイオード42を通して放電できるように
なるまでコンデンサ43によって一定に保持される。した
がって、入力32の電圧は入力信号に追随するが、入力信
号が、時刻t3に負方向のピークに達するまでは１ダイオ
ード電圧だけ高い値になっている。この時刻に、入力信
号は増加し始め、これによりダイオード42が非導通にな
るにつれてコンデンサ43の放電が停止する。t4で入力30
の電圧が入力32の電圧と等しくなり（コンパレータ10の
境界スイッチング状態）、入力信号が入力32の電圧を超
えるとコンパレータ10の出力の状態が切換わる。コンパ
レータ10の出力は入力30に加えられる入力信号が方向を
変えてからある時間間隔の後にレベル状態が切換えられ
る。このように、送信中にゆがめられる可能性のあるデ
ータビットはデータ整形回路10により整形され、出力26
にデータパルスとして現われる。
して、入力32に、１ダイオード電圧により入力30の電圧
に追随する電圧（第２図のＢの波形46）が発生すること
になる。このように、時刻t0とt1との間に、ダイオード
40は順方向にバイアスされてコンデンサ43を充電し、入
力32の電圧は入力30の電圧よりダイオードをはさむ電圧
降下分だけ小さい。t1で入力30の電圧はピークとなって
振幅が減少し始め、コンデンサ43はもはや充電しないよ
うになる。したがって入力32の電圧レベルは時刻t2まで
一定になっている。t2で入力30の電圧が減少して入力32
の電圧と等しくなる。その後、コンパレータ10の出力の
状態が切換わる。時刻t2の前に、トランジスタ14はその
ベースがトランジスタ16のベースに関して順方向にバイ
アスされるにつれて導通し、トランジスタ16のコレクタ
の電圧が高になり、出力トランジスタ24がインバータ23
を介して遮断されるようになる。これによって出力26が
高出力レベル状態（第２図のＣの波形48）となる。次い
で入力30での入力信号が入力32に保持されている電圧よ
り低くなるにつれてトランジスタ16が導通し、トランジ
スタ14が非導通となる。このようにしてトランジスタ16
のコレクタの電圧レベルが下がって出力トランジスタ24
が導通する。次に、コンパレータ10の出力が高レベル状
態から低レベル状態に切換わる。入力32の電圧は入力30
の電圧が入力32の電圧より１ダイオード電圧低くなって
コンデンサ43がダイオード42を通して放電できるように
なるまでコンデンサ43によって一定に保持される。した
がって、入力32の電圧は入力信号に追随するが、入力信
号が、時刻t3に負方向のピークに達するまでは１ダイオ
ード電圧だけ高い値になっている。この時刻に、入力信
号は増加し始め、これによりダイオード42が非導通にな
るにつれてコンデンサ43の放電が停止する。t4で入力30
の電圧が入力32の電圧と等しくなり（コンパレータ10の
境界スイッチング状態）、入力信号が入力32の電圧を超
えるとコンパレータ10の出力の状態が切換わる。コンパ
レータ10の出力は入力30に加えられる入力信号が方向を
変えてからある時間間隔の後にレベル状態が切換えられ
る。このように、送信中にゆがめられる可能性のあるデ
ータビットはデータ整形回路10により整形され、出力26
にデータパルスとして現われる。
上記の従来技術のデータ整形回路は動作に対して２つの
入力端子が必要であるという点で１つの欠点を持ってい
る。別のピンアウトを利用できるようにするためにデー
タ整形回路10に２つの入力が必要であるということを除
くことが望ましい。このため、例えば、第３図に示され
る回路が考えられる。すなわち第３図は、２つの入力端
子の必要性を除去したデータ整形回路50が示されてい
る。第３図に示す構成要素は、続く第４図とともに、第
１図の同様の構成要素に対応するものは同じ参照番号が
付けてあることが理解される。上述の方法で整形される
交番入力信号はそれぞれの電圧源（図示せず）からコン
デンサ43に入力52で加えられる。コンデンサ43は上述の
入力32とは反対に入力30に対して直列に配置されてい
る。ダイオード40および42は今度はコンパレータの反転
入力と非反転入力との間に逆結合されており、非反転入
力はVBIASにも接続されている。
入力端子が必要であるという点で１つの欠点を持ってい
る。別のピンアウトを利用できるようにするためにデー
タ整形回路10に２つの入力が必要であるということを除
くことが望ましい。このため、例えば、第３図に示され
る回路が考えられる。すなわち第３図は、２つの入力端
子の必要性を除去したデータ整形回路50が示されてい
る。第３図に示す構成要素は、続く第４図とともに、第
１図の同様の構成要素に対応するものは同じ参照番号が
付けてあることが理解される。上述の方法で整形される
交番入力信号はそれぞれの電圧源（図示せず）からコン
デンサ43に入力52で加えられる。コンデンサ43は上述の
入力32とは反対に入力30に対して直列に配置されてい
る。ダイオード40および42は今度はコンパレータの反転
入力と非反転入力との間に逆結合されており、非反転入
力はVBIASにも接続されている。
入力信号の振幅が少なくとも２ダイオード電圧降下分以
上であれば、データ整形回路50は加えられる交番入力信
号を方形にするデータ整形回路８に関して先に述べたと
実質上同じ方法で動作する。したがって、交番信号が正
のピーク値まで増大するにつれてダイオード40はコンデ
ンサ43を充電する。この時間中コンパレータ10の出力は
高レベル状態すなわち第１のレベル状態になっている。
コンパレータ10の出力は入力信号がそのピーク値から１
ダイオード電圧下まで減少するまでこの状態を保ち、そ
の時点でコンパレータ10の出力は低いレベル状態すなわ
ち第２の出力レベル状態に切換わる。その後コンパレー
タ10は第２のレベル状態になっているがコンデンサ43は
交番信号がその負のピーク値に達し、その正のピーク値
に向って増大し始めるまでダイオード42を通して放電す
る。交番信号の振幅が１ダイオード電圧だけ大きい値と
なる点でコンパレータは再び出力状態を切換える。
上であれば、データ整形回路50は加えられる交番入力信
号を方形にするデータ整形回路８に関して先に述べたと
実質上同じ方法で動作する。したがって、交番信号が正
のピーク値まで増大するにつれてダイオード40はコンデ
ンサ43を充電する。この時間中コンパレータ10の出力は
高レベル状態すなわち第１のレベル状態になっている。
コンパレータ10の出力は入力信号がそのピーク値から１
ダイオード電圧下まで減少するまでこの状態を保ち、そ
の時点でコンパレータ10の出力は低いレベル状態すなわ
ち第２の出力レベル状態に切換わる。その後コンパレー
タ10は第２のレベル状態になっているがコンデンサ43は
交番信号がその負のピーク値に達し、その正のピーク値
に向って増大し始めるまでダイオード42を通して放電す
る。交番信号の振幅が１ダイオード電圧だけ大きい値と
なる点でコンパレータは再び出力状態を切換える。
上述のデータ整形回路は電源電位が充分な場合には極め
て良く動作するが、電源電圧が２ボルト未満の場合に
は、２つのクランピングダイオードにバイアス電圧が必
要であるため、動作しない。
て良く動作するが、電源電圧が２ボルト未満の場合に
は、２つのクランピングダイオードにバイアス電圧が必
要であるため、動作しない。
今度は第４図に移ると、上述のバイアス問題を克服する
とともに入力を１つだけしか必要としない本発明のデー
タ整形回路54が示されている。回路54は第１および第２
の電源導体56および58を備えており、これらの間に電源
が接続されている。データ入力信号は単一の入力端子60
に供給される。出力データパルスは出力62、すなわちト
ランジスタ64のコレクタに供給される。トランジスタ64
のエミッタは導体58に戻されているが、そのベースは抵
抗66を介してNPNトランジスタ68のエミッタに結合され
ている。トランジスタ68のコレクタは導体56に戻されて
おり、そのベースはノード70でカレントミラー回路72の
出力に接続されている。カレントミラー回路72は相補的
カレントミラー74および76を備えている。カレントミラ
ー74はそのベースが相互に接続されているPNPトランジ
スタ78および80を備えている。トランジスタ78と80との
エミッタは電源導体56に接続されているが、トランジス
タ78のベースはそのコレクタとトランジスタ82のコレク
タとに接続され、トランジスタ80のコレクタはノード70
に接続されている。カレントミラー76はそのベースが相
互に接続されそのエミッタが電源導体58に戻されている
NPNトランジスタ84および86を備えている。トランジス
タ84のベースはそのコレクタとPNPトランジスタ88のコ
レクタとに接続されている。トランジスタ86のコレクタ
はノード70に接続されている。トランジスタ82と88は直
列に接続されており、それらのエミッタは入力60に接続
され、そのそれぞれのコレクタはカレントミラー74およ
び76の入力に結合されている。バイアス回路90は静止状
態でトランジスタ82および88をバイアスして入力60に高
い入力インピーダンスが得られるようにするのに使用さ
れる。バイアス回路90は、図示の目的で、そのコレクタ
・エミッタ導通径路が抵抗94および96を経由して電源導
体56と58との間に結合しているNPNトランジスタ92を備
えている。トランジスタ92のコレクタとエミッタとはそ
れぞれトランジスタ82と88とのベースに結合している。
PNPトランジスタ98はそのエミッタとコレクタとがトラ
ンジスタ92のコレクタとベースとの間に結合しているト
ランジスタ92にベース駆動電流を供給する。トランジス
タ98のベースはダイオード接続されたトランジスタ100
のコレクタとベースとに接続されており、そのエミッタ
はトランジスタ88のベースに結合されている。データ整
形回路54は集積回路の形で製作するのに適していること
が理解される。
とともに入力を１つだけしか必要としない本発明のデー
タ整形回路54が示されている。回路54は第１および第２
の電源導体56および58を備えており、これらの間に電源
が接続されている。データ入力信号は単一の入力端子60
に供給される。出力データパルスは出力62、すなわちト
ランジスタ64のコレクタに供給される。トランジスタ64
のエミッタは導体58に戻されているが、そのベースは抵
抗66を介してNPNトランジスタ68のエミッタに結合され
ている。トランジスタ68のコレクタは導体56に戻されて
おり、そのベースはノード70でカレントミラー回路72の
出力に接続されている。カレントミラー回路72は相補的
カレントミラー74および76を備えている。カレントミラ
ー74はそのベースが相互に接続されているPNPトランジ
スタ78および80を備えている。トランジスタ78と80との
エミッタは電源導体56に接続されているが、トランジス
タ78のベースはそのコレクタとトランジスタ82のコレク
タとに接続され、トランジスタ80のコレクタはノード70
に接続されている。カレントミラー76はそのベースが相
互に接続されそのエミッタが電源導体58に戻されている
NPNトランジスタ84および86を備えている。トランジス
タ84のベースはそのコレクタとPNPトランジスタ88のコ
レクタとに接続されている。トランジスタ86のコレクタ
はノード70に接続されている。トランジスタ82と88は直
列に接続されており、それらのエミッタは入力60に接続
され、そのそれぞれのコレクタはカレントミラー74およ
び76の入力に結合されている。バイアス回路90は静止状
態でトランジスタ82および88をバイアスして入力60に高
い入力インピーダンスが得られるようにするのに使用さ
れる。バイアス回路90は、図示の目的で、そのコレクタ
・エミッタ導通径路が抵抗94および96を経由して電源導
体56と58との間に結合しているNPNトランジスタ92を備
えている。トランジスタ92のコレクタとエミッタとはそ
れぞれトランジスタ82と88とのベースに結合している。
PNPトランジスタ98はそのエミッタとコレクタとがトラ
ンジスタ92のコレクタとベースとの間に結合しているト
ランジスタ92にベース駆動電流を供給する。トランジス
タ98のベースはダイオード接続されたトランジスタ100
のコレクタとベースとに接続されており、そのエミッタ
はトランジスタ88のベースに結合されている。データ整
形回路54は集積回路の形で製作するのに適していること
が理解される。
今度はデータ整形回路54の休止動作状態について説明す
る。コンデンサ43に入力交番信号が加えられていない状
態でバイアス回路90は休止状態にあるクランピングダイ
オード／トランジスタ82および88をバイアスして入力60
に高インピーダンスを提供するが、２ボルト未満の供給
電圧で回路を動作することができるようにしている。前
述の事項を実現させるために、バイアス回路90が回路54
の通常動作中クランピングに充分な電流が得られるとと
もにトランジスタ82および88を貫流する休止バイアス電
流が最小になるようにしている。トランジスタ98および
100はトランジスタ82および88のベース間に２ダイオー
ド分の電圧降下を与え、トランジスタ98および100を貫
流する電流を最小限にすることによりトランジスタ82お
よび88のベース間の電圧ではクランピングトランジスタ
を完全に導通させるには不充分となる。ただし、通常動
作中トランジスタ92を通る全電流は、トランジスタ98を
貫流する休止電流の大きさのβ（ベータ）倍であるが、
クランピングトランジスタ82および88に利用できる。
る。コンデンサ43に入力交番信号が加えられていない状
態でバイアス回路90は休止状態にあるクランピングダイ
オード／トランジスタ82および88をバイアスして入力60
に高インピーダンスを提供するが、２ボルト未満の供給
電圧で回路を動作することができるようにしている。前
述の事項を実現させるために、バイアス回路90が回路54
の通常動作中クランピングに充分な電流が得られるとと
もにトランジスタ82および88を貫流する休止バイアス電
流が最小になるようにしている。トランジスタ98および
100はトランジスタ82および88のベース間に２ダイオー
ド分の電圧降下を与え、トランジスタ98および100を貫
流する電流を最小限にすることによりトランジスタ82お
よび88のベース間の電圧ではクランピングトランジスタ
を完全に導通させるには不充分となる。ただし、通常動
作中トランジスタ92を通る全電流は、トランジスタ98を
貫流する休止電流の大きさのβ（ベータ）倍であるが、
クランピングトランジスタ82および88に利用できる。
通常動作では、入力信号を加えない状態で、トランジス
タ82および88を貫流する電流は理想的には等しくなりか
つカレントミラー74および76によって同等に反映される
のでトランジスタ68を導通させるのに利用できる余分な
電流は無い。この状態ではトランジスタ64は遮断された
ままであり出力は第１のレベル状態にある。コンデンサ
43に加えられる交番入力信号が正になるとトランジスタ
88はトランジスタ82よりよく導通し始め、これによって
コンデンサをクランプする。この状態では、カレントミ
ラー76はその入力にカレントミラー74の入力に供給され
るよりも多い電流が供給されることになり、カレントミ
ラー74の出力に与えられるよりも大きな電流をノード70
で吸込もうとする。トランジスタ68は、したがってその
ベースに利用できる余分な電流が無いので遮断状態のま
まになっており、出力は第１のレベル状態のままであ
る。入力信号が負になると、トランジスタ82はトランジ
スタ88より一層導電的となり、カレントミラー74はカレ
ントミラー76の出力から吸込まれるよりも多い電流をノ
ード70に供給する。このようにしてトランジスタ68を導
通させるための余分な電流が得られ、これによりトラン
ジスタ64が導通する。したがって出力62における出力信
号はトランジスタ64が導通するのに応じて第２のレベル
状態に切換わる。上述のように、トランジスタ82と88と
はカレントミラー回路72およびトランジスタ68と協同し
て、第１図および第３図を参照して上に述べたクランピ
ングと比較とを組合せ提供する。
タ82および88を貫流する電流は理想的には等しくなりか
つカレントミラー74および76によって同等に反映される
のでトランジスタ68を導通させるのに利用できる余分な
電流は無い。この状態ではトランジスタ64は遮断された
ままであり出力は第１のレベル状態にある。コンデンサ
43に加えられる交番入力信号が正になるとトランジスタ
88はトランジスタ82よりよく導通し始め、これによって
コンデンサをクランプする。この状態では、カレントミ
ラー76はその入力にカレントミラー74の入力に供給され
るよりも多い電流が供給されることになり、カレントミ
ラー74の出力に与えられるよりも大きな電流をノード70
で吸込もうとする。トランジスタ68は、したがってその
ベースに利用できる余分な電流が無いので遮断状態のま
まになっており、出力は第１のレベル状態のままであ
る。入力信号が負になると、トランジスタ82はトランジ
スタ88より一層導電的となり、カレントミラー74はカレ
ントミラー76の出力から吸込まれるよりも多い電流をノ
ード70に供給する。このようにしてトランジスタ68を導
通させるための余分な電流が得られ、これによりトラン
ジスタ64が導通する。したがって出力62における出力信
号はトランジスタ64が導通するのに応じて第２のレベル
状態に切換わる。上述のように、トランジスタ82と88と
はカレントミラー回路72およびトランジスタ68と協同し
て、第１図および第３図を参照して上に述べたクランピ
ングと比較とを組合せ提供する。
［発明の効果］ 上に述べたことは、これに加えられる、送信中にゆがめ
られたディジタルデータを再整形する新規なデータ整形
回路である。このデータ整形回路は、外部入力を１つし
か必要とせず、また本発明の１つの特徴によれば、２ボ
ルトの電源で動作することができる。
られたディジタルデータを再整形する新規なデータ整形
回路である。このデータ整形回路は、外部入力を１つし
か必要とせず、また本発明の１つの特徴によれば、２ボ
ルトの電源で動作することができる。
第１図は従来のデータ整形コンパレータを示す概要回路
図である。 第２図は第１図の従来のコンパレータの動作を説明する
のに役立つ波形図である。 第３図は単一入力端子のデータ整形回路を示す概要回路
図である。 第４図は本発明の好ましい実施例を示す簡略回路図であ
る。 10,54……データ整形回路、 12……差動増幅器、 18,34,36……電流源、 22,26,62……出力、 30,32,60……入力、 40,42……クランピングダイオード、 56,58……電源導体、 74,76……カレントミラー。
図である。 第２図は第１図の従来のコンパレータの動作を説明する
のに役立つ波形図である。 第３図は単一入力端子のデータ整形回路を示す概要回路
図である。 第４図は本発明の好ましい実施例を示す簡略回路図であ
る。 10,54……データ整形回路、 12……差動増幅器、 18,34,36……電流源、 22,26,62……出力、 30,32,60……入力、 40,42……クランピングダイオード、 56,58……電源導体、 74,76……カレントミラー。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/14
Claims (2)
- 【請求項１】容量性素子を介してその入力に供給される
交番入力信号に応じて出力に方形出力パルスを発生する
データ整形回路であって、 入力に結合している第１の電極を有し、その正の半サイ
クルの期間交番入力信号により順方向にバイアスされて
電流を貫流させる第１の半導体PN接合と、入力に結合し
ている第１の電極を有し、その負の半サイクルの期間交
番入力信号により順方向にバイアスされて電流を貫流さ
せる第２の半導体PN接合とを備え、交番信号に応じて電
流駆動を行う第１の回路と、 前記第１および第２の半導体PN接合をバイアスする回路
と、 前記第１および第２の半導体PN接合に結合しており、前
記第１および第２のPN接合を流れる前記電流に応じて、
前記第１のPN接合を流れる前記電流が前記第２のPN接合
を流れる前記電流より大きいとき第１のレベル状態にあ
り、前記第１のPN接合を流れる前記電流が前記第２のPN
接合を流れる前記電流より小さいとき第２のレベル状態
にある出力パルスを発生する第２の回路と、 を具備し、 前記第１のPN接合は、ベース・エミッタ径路が前記バイ
アス回路の第１の出力端子とデータ整形回路の入力との
間に結合しており、そのコレクタが前記第２の回路に結
合している第１のトランジスタであり、 前記第２のPN接合は前記第１のトランジスタとは逆の導
電型の第２のトランジスタであって、そのベース・エミ
ッタ径路は前記バイアス回路の第２の出力とデータ整形
回路の入力との間に結合しており、そのコレクタは前記
第２の回路に結合していることを特徴とするデータ整形
回路。 - 【請求項２】前記第２の回路は、 前記第１のトランジスタを流れる電流に比例する電流を
第１の回路ノードに供給し、前記第２のトランジスタを
流れる電流に比例する電流を前記第１の回路ノードから
吸い出すカレントミラー回路と、 入力が前記第１の回路ノードに結合し、出力がデータ整
形回路の出力に結合して、前記カレントミラー回路に応
答して出力パルスを発生するスイッチング回路と、 を備えている特許請求の範囲第１項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/919,349 US4728815A (en) | 1986-10-16 | 1986-10-16 | Data shaping circuit |
| US919349 | 1992-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114410A JPS63114410A (ja) | 1988-05-19 |
| JPH07105698B2 true JPH07105698B2 (ja) | 1995-11-13 |
Family
ID=25441932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256447A Expired - Lifetime JPH07105698B2 (ja) | 1986-10-16 | 1987-10-13 | データ整形回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4728815A (ja) |
| JP (1) | JPH07105698B2 (ja) |
| KR (1) | KR950007691B1 (ja) |
| GB (1) | GB2196499B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281861A (en) * | 1989-11-30 | 1994-01-25 | Compaq Computer Corporation | Sine wave clock distribution with high voltage output |
| US5500615A (en) * | 1991-12-06 | 1996-03-19 | Tektronix, Inc. | Low power CCD driver with symmetrical output drive signal |
| DE4200681A1 (de) * | 1992-01-14 | 1993-07-15 | Bosch Gmbh Robert | Schaltungsanordnung zur unterspannungserkennung |
| US5227963A (en) * | 1992-04-16 | 1993-07-13 | Westinghouse Electric Corp. | Flat-top waveform generator and pulse-width modulator using same |
| US5365120A (en) * | 1992-09-21 | 1994-11-15 | Motorola, Inc. | Data slicer with hold |
| US5451937A (en) * | 1993-08-16 | 1995-09-19 | Badger Meter, Inc. | Universal generator interface module |
| JP2611725B2 (ja) * | 1993-09-13 | 1997-05-21 | 日本電気株式会社 | カスコード回路 |
| DE19739960C2 (de) * | 1997-09-11 | 2000-11-30 | Siemens Ag | Signalregenerierungsschaltung |
| US6091272A (en) * | 1997-12-18 | 2000-07-18 | Vlsi Technologies, Inc. | Low power clock squarer with tight duty cycle control |
| US6753705B1 (en) * | 2000-07-27 | 2004-06-22 | Sigmatel, Inc. | Edge sensitive detection circuit |
| DE602004018806D1 (de) * | 2003-10-15 | 2009-02-12 | Nxp Bv | Elektronische schaltung zur verstärkung eines bipolaren signals |
| EP2016771B1 (en) * | 2006-05-11 | 2012-12-19 | Thomson Licensing | Frequency translation module data clamp |
| DE102013201686A1 (de) * | 2013-02-01 | 2014-08-21 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zur Wandlung eines Sinussignals in ein Rechtecksignal, sowie Verwendung hierfür |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3374461A (en) * | 1964-02-25 | 1968-03-19 | Ibm | Physiological monitoring system |
| US3818356A (en) * | 1968-05-10 | 1974-06-18 | Japan Atomic Energy Res Inst | Pulse-shape discriminating circuit, for discriminating between pulses of differing amplitude and time duration |
| GB1306115A (ja) * | 1970-04-08 | 1973-02-07 | ||
| SU374725A1 (ru) * | 1971-08-30 | 1973-03-20 | Устройство для формирования прямоугольных импульсов из синусоидального напряжения | |
| US3810090A (en) * | 1972-09-15 | 1974-05-07 | Avco Corp | Pneumatic tire low pressure monitoring and warning system |
| US3895237A (en) * | 1973-07-05 | 1975-07-15 | Ibm | Peak detector |
| JPS57117835U (ja) * | 1981-01-17 | 1982-07-21 | ||
| JPS5990412A (ja) * | 1982-11-15 | 1984-05-24 | Nec Corp | 双方向性定電流駆動回路 |
| JPS59129589A (ja) * | 1983-01-13 | 1984-07-25 | Jeol Ltd | 高周波ゼロクロス信号検出回路 |
-
1986
- 1986-10-16 US US06/919,349 patent/US4728815A/en not_active Expired - Lifetime
-
1987
- 1987-08-18 GB GB8719489A patent/GB2196499B/en not_active Expired - Lifetime
- 1987-10-13 JP JP62256447A patent/JPH07105698B2/ja not_active Expired - Lifetime
- 1987-10-15 KR KR1019870011429A patent/KR950007691B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114410A (ja) | 1988-05-19 |
| KR880005768A (ko) | 1988-06-30 |
| GB2196499B (en) | 1991-04-17 |
| GB8719489D0 (en) | 1987-09-23 |
| GB2196499A (en) | 1988-04-27 |
| KR950007691B1 (ko) | 1995-07-14 |
| US4728815A (en) | 1988-03-01 |
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