JP3466401B2 - 波形整形回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は変調波として用い
る、高低の電位に２値化されたディジタル信号の波形を
整形する波形整形回路に関する。 【０００２】 【従来の技術】ディジタル方式の通信機、例えば、携帯
電話器等の変調回路では、発振器で変調する前段階とし
て、高低の電位に２値化された変調信号であるディジタ
ルデ−タ信号（以下、デジタル信号という）をリミッタ
回路を通して所定の波形整形をして、その後フィルタ
（ガウシャンフィルタ）を介して発振器に入力するよう
にしている。従来の、波形整形回路として用いられてい
るリミッタ回路を図２および図３により説明する。 【０００３】図２は、従来のリミッタ回路１を周辺の回
路とともに示しており、リミッタ回路１の入力端子２に
は、トライステ−トバッファ回路３を介してディジタル
信号が入力され、リミッタ回路１で波形整形された後、
出力端子４から後段のフィルタ５を介して発振器６に与
えられるようになっている。リミッタ回路１は、入力端
子２と出力端子４との間に介挿された抵抗７と、バイア
ス回路８と、このバイアス回路８出力端子４との間に接
続された振幅制限回路９により構成されている。 【０００４】バイアス回路８は、ディジタル信号がリミ
ッタ回路１へ入力されない場合に、所定の固定電圧をフ
ィルタ５に与えるためのものであり、バイアス抵抗１
０、１１、１２によって所定のバイアスが与えられたト
ランジスタ１３で構成されている。また、振幅制限回路
９は、抵抗１４と、パラレルバック（アノ−ドとカソ−
ドたが接続された）に接続された二個のダイオ−ド１
５、１６とが並列接続されて構成されており、この振幅
制限回路９は、出力端子４とバイアス回路８のトランジ
スタ１３のエミッタとの間に接続されている。 【０００５】一方、携帯電話等では、時分割で送信と受
信とを繰り返しており、送信時に、デジタル信号で変調
した送信信号を送信している。そのため、トライステ−
トバッファ３からは、送信時にのみデジタル信号がリミ
ッタ回路１に入力され、受信時にはデジタル信号が入力
されないようになっている。従って、リミッタ回路１に
入力される信号は、図３（ａ）に示すように、デジタル
信号が継続するデ−タ区間Ａとデジタル信号が休止する
休止区間Ｂを有している。 【０００６】トライステ−トバッファ３は、デ−タ区間
Ａでは、例えば、５Ｖ（ボルト）と０Ｖとに２値化され
たデジタル信号を継続してリミッタ回路に入力し、リミ
ッタ回路１の出力端子４から、図３（ａ）の５Ｖ、０Ｖ
に対応して、図３（ｂ）に示すような、正確な高低の電
位ＶＨ、ＶＬに振幅制限したデジタル信号を出力する。
トライステ−トバッファ３は、休止区間Ｂでは、出力イ
ンピ−ダンスが無限大となるような回路構成となってお
り、そのため、休止区間Ｂでは、入力端子２は、解放状
態となり、出力端子４の電位が確定されなくなる。そこ
で、前述したバイアス回路８のトランジスタ１３のエミ
ッタから所定の固定電圧（ＶＨとＶＬとの中間の電位、
以下センタ−電圧という）を振幅制限回路９の抵抗１４
を通じてフィルタ５に与えている。また、図示はしない
が、フィルタ５には、負帰還をかけたアクティブフィル
タが用いられている。 【０００７】従って、バイアス回路８におけるトランジ
スタ１３のエミタ電圧は、例えば、５Ｖと０Ｖとの中間
電圧であるセンタ−電圧ＶＣ（＝２．５Ｖ）に設定され
る。デ−ダ区間Ａでは、入力端子２が５Ｖと０Ｖとに振
られることから出力端子４の電圧は、ダイオ−ド１５、
１６によってＶＨ＝（２．５＋０．７）Ｖ、ＶＬ＝
（２．５−０．７）Ｖに変化する。ここで、０．７Ｖは
ダイオ−ド１５、１６の順方向電圧である。また、休止
区間Ｂでは、バイアス回路８に設定されたセンタ−電圧
ＶＣ（＝２．５Ｖ）が出力される。 【０００８】これによって、リミッタ回路に入力された
デジタル信号が図２（ｂ）に示すように所定の振幅Ｖ
Ｈ、ＶＬで波形整形される。ここで、ＶＨは（２．５＋
０．７）Ｖ、ＶＬは（２．５−０．７）Ｖを示し、２．
５Ｖは、ＶＨとＶＬとの中間電圧であるセンタ−電圧を
示す。波形整形されて出力端子４に現れる３種類の電
圧、ＶＨ（＝（２．５＋０．７）Ｖ）、ＶＬ（＝（２．
５−０．７）Ｖ）、センタ−電圧（＝（２．５）Ｖ）
は、フィルタ５を介して発振器６に入力され、ここで発
振周波数がＦＭ変調を受けて３種類の発振周波数が出力
されるようになっている。 【０００９】 【発明が解決しようとする課題】ところで、従来のリミ
ッタ回路１では、デ−タが入力されない休止区間Ｂで、
バイアス回路８からのセンタ−電圧ＶＣを抵抗１４を介
してフィルタ５に与えている。このため、トランジスタ
１３のエミッタから抵抗１４を介してフィルタ５に電流
が流れ、抵抗１４の電圧降下によって出力端子４の電圧
が、図３（ｂ）の一点鎖線ＶＣ’で示すように、所定の
センタ−電圧ＶＣ（＝２．５Ｖ）よりも低くなる。この
ため休止区間Ｂに於ける発振周波数が低くなり、この休
止区間Ｂの後に続くデ−タ区間Ａでの発振周波数が所定
の周波数よりも低くなっていわゆるチェンジレ−トが仕
様を満足しなくなるという問題があった。そこで、本発
明は、デ−タが入力されない休止区間における、波形整
形後のセンタ−電圧を、デ−タ区間における高低の２値
化された電位の中間の電圧に設定出来るような波形整形
回路を提供するものである。 【００１０】 【課題を解決するための手段】上記課題を解決するた
め、本発明の波形整形回路は、二値化されたデジタル信
号が入力される入力端と、所定のプラス電圧が供給され
た電位端と出力端との間に接続された第一の抵抗と、前
記出力端と接地された基準電位端との間に接続された第
二の抵抗と、前記第一の抵抗に並列接続された第三の抵
抗とＮＰＮトランジスタとからなる第一の直列接続回路
と、前記第二の抵抗に並列接続された第四の抵抗とＰＮ
Ｐトランジスタとからなる第二の直列接続回路とを備
え、前記ＮＰＮトランジスタのベースと前記ＰＮＰトラ
ンジスタのベースとを前記入力端に接続し、前記ＮＰＮ
トランジスタのエミッタと前記ＰＮＰトランジスタのエ
ミッタとを互いに接続すると共に前記出力端に接続し
た。 【００１１】 【発明の実施の形態】本発明の波形整形回路に関わる実
施の形態を図１により説明する。本発明の波形整形回路
２１は、例えば、所定のプラス電圧が供給される電位端
２４と、例えば、接地（グランド）である基準電位端と
の間に並列接続された二つの分圧回路２２、２３から構
成されている。第一の分圧回路２２は、直列接続された
二つの抵抗２５（以下、第一の抵抗という）、２６（以
下、第二の抵抗という）よりなり、第一の抵抗２５と第
二の抵抗２６との接続点は出力端子４に接続されてい
る。 【００１２】また、第二の分圧回路２３は、エミッタ同
士が接続された、第一のスイッチであるＮＰＮトランジ
スタ２７および第二のスイッチであるＰＮＰトランジス
タ２８と、それぞれのトランジスタ２７、２８のコレク
タに直列接続された第三の抵抗２９および第四の抵抗３
０とで構成されている。そして、直列接続されたＮＰＮ
トランジスタ２７と第三の抵抗とが第一の直列接続回路
３１として第一の抵抗２５に並列接続され、また、直列
接続されたＰＮＰトランジスタ２８と第四の抵抗３０と
が第二の直列接続回路３２として第二の抵抗２６の並列
接続されている。従って、ＮＰＮトランジスタ２７のエ
ミッタとＰＮＰトランジスタ２８のエミッタとは、出力
端子４に接続されている。 【００１３】そして、デジタル信号が入力されるデ−タ
区間Ａでは、入力端子２から抵抗３３、３４を介してＮ
ＰＮトランジスタ２７、ＰＮＰトランジスタ２８のそれ
ぞれのベ−スにデジタル信号が入力され、デジタル信号
の高電位の時に第一の直列接続回路３１のＮＰＮトラン
ジスタ２７がＯＮしてそのコレクタ、エミッタ間が導通
し、第二の直列接続回路３２のＰＮＰトランジスタ２８
が非導通となる。また、低電位の時には、第二の直列接
続回路３２のＰＮＰトランジスタ２８がＯＮしてそのコ
レクタ、エミッタ間が導通し、第一の直列接続回路３１
のＮＰＮトランジスタ２７が非導通となる。さらに、デ
ジタル信号が入力されない休止区間Ｂでは、前述したよ
うに、入力端子２は解放状態になることから、ＮＰＮト
ランジスタ２７、ＰＮＰトランジスタ２８ともに非導通
となる。 【００１４】従って、デジタル信号が入力されない休止
区間Ｂでは、波形整計回路２１は、第一の分圧回路２２
の第一の抵抗２５と第二の抵抗２６とのみによって分圧
された電圧が出力端子４に現れる。この時の分圧された
電圧を、後段のフィルタ５に流れる電流を考慮して図３
（ｂ）に示すセンタ−電圧ＶＣに設定することができ
る。また、デ−タ区間Ａでは、デジタル信号が高電位の
時には、第一の分圧回路２２の第一の抵抗と第一の直列
接続回路３１の第三の抵抗２９とが並列接続され、この
並列接続された第一の抵抗２５、第三の抵抗２９７と第
一の分圧回路２２の第二の抵抗２６とによって分圧され
た電圧が出力端子４に現れる。この時の分圧された電圧
を、第一の直列接続回路３１の第三の抵抗２９によって
所定の値、例えば、図３（ｂ）に示すＶＨに設定するこ
とが出来る。 【００１５】また、デ−タ区間Ａの低電位の時には、第
一の分圧回路２２の第二の抵抗２６と第二の直列接続回
路３２の第四の抵抗３０とが並列接続され、第一の分圧
回路２２の第一の抵抗２５と、この並列接続された第二
の抵抗２６、第四の抵抗３０とによって分圧された電圧
が出力端子４に現れる。この時の分圧された電圧を、第
二の直列接続回路３２の第四の抵抗３０によって所定の
値、例えば、図３（ｂ）に示すＶＬに設定することが出
来る。 【００１６】以上のように、本発明の波形整形回路２１
は、第一の直列接続回路３１におけるＮＰＮトランジス
タ２７のベースと第二の直列接続回路３２におけるＰＮ
Ｐトランジスタ２８のベースとを入力端に接続したの
で、入力されたデジタル信号によってＮＰＮトランジス
タ２７とＰＮＰトランジスタ２８とはデジタル信号の電
位の変化に対応して導通、非導通が逆となり、出力端子
４には高電位の電圧と低電位の電圧とに変化する波形整
形されたデジタル信号が出力される。また、デジタル信
号が入力されない場合には、デジタル信号の信号源に出
力インピーダンスが極めて高いトライステートバッファ
回路が用いられても、ＮＰＮトランジスタ２７及びＰＮ
Ｐトランジスタ２８が共に非導通となって第一の抵抗２
５と第二の抵抗２６とによって分圧された電圧が出力さ
れる。よって、この分圧された電圧を高電位の電圧およ
び低電位の電圧との中間の電圧に設定できる。 【００１７】また、本発明の波形整形回路２１は、二つ
のトランジスタ２７、のエミッタ同士を出力端子４に接
続しているので、ベ−スに入力するデジタル信号の高電
位と低電位とのレベル差はベ−ス、エミッタ間を導通さ
せるだけの電位差があればよく、従って、出力端子４に
現れる高電位と低電位とのレベル差を、ベ−スに入力さ
れるデジタル信号の高電位と低電位とのレベル差以上に
設定することもできる。 【００１８】なお、本発明の実施の形態では、所定の電
位端２４には基準電位端よりも高い電圧を供給すること
で説明したが、基準電位端よりも低い電圧を供給し、デ
ジタル信号を負極生（マイナス電圧）としてもよい。そ
の場合は、トランジスタ２７をＰＮＰ型とし、トランジ
スタ２８をＮＰＮ型とすればよい。 【００１９】 【発明の効果】以上のように、本発明の波形整形回路
は、ＮＰＮトランジスタのベースとＰＮＰトランジスタ
のベースとを入力端に接続し、ＮＰＮトランジスタのエ
ミッタとＰＮＰトランジスタのエミッタとを互いに接続
すると共に出力端に接続したので、入力されたデジタル
信号によってＮＰＮトランジスタとＰＮＰトランジスタ
とはデジタル信号の電位の変化に対応して導通、非導通
が逆となり、出力端子には高電位の電圧と低電位の電圧
とに変化する波形整形されたデジタル信号が出力され
る。また、デジタル信号が入力されない休止区間では、
デジタル信号の信号源に出力インピーダンスが極めて高
いトライステートバッファ回路が用いられても、ＮＰＮ
トランジスタ及びＰＮＰトランジスタが共に非導通とな
って、第一の抵抗と第二の抵抗による分圧された電圧が
出力される。よって、後段の負荷回路に流れる電流を考
慮した上で第一乃至第四の抵抗の抵抗値を設定すれば、
分圧された電圧が高電位の電圧および低電位の電圧およ
びその中間のセンター電圧となるように設定できる。ま
た、センタ−電圧、高電位の電圧および低電位の電圧を
独立して設定できる。
る、高低の電位に２値化されたディジタル信号の波形を
整形する波形整形回路に関する。 【０００２】 【従来の技術】ディジタル方式の通信機、例えば、携帯
電話器等の変調回路では、発振器で変調する前段階とし
て、高低の電位に２値化された変調信号であるディジタ
ルデ−タ信号（以下、デジタル信号という）をリミッタ
回路を通して所定の波形整形をして、その後フィルタ
（ガウシャンフィルタ）を介して発振器に入力するよう
にしている。従来の、波形整形回路として用いられてい
るリミッタ回路を図２および図３により説明する。 【０００３】図２は、従来のリミッタ回路１を周辺の回
路とともに示しており、リミッタ回路１の入力端子２に
は、トライステ−トバッファ回路３を介してディジタル
信号が入力され、リミッタ回路１で波形整形された後、
出力端子４から後段のフィルタ５を介して発振器６に与
えられるようになっている。リミッタ回路１は、入力端
子２と出力端子４との間に介挿された抵抗７と、バイア
ス回路８と、このバイアス回路８出力端子４との間に接
続された振幅制限回路９により構成されている。 【０００４】バイアス回路８は、ディジタル信号がリミ
ッタ回路１へ入力されない場合に、所定の固定電圧をフ
ィルタ５に与えるためのものであり、バイアス抵抗１
０、１１、１２によって所定のバイアスが与えられたト
ランジスタ１３で構成されている。また、振幅制限回路
９は、抵抗１４と、パラレルバック（アノ−ドとカソ−
ドたが接続された）に接続された二個のダイオ−ド１
５、１６とが並列接続されて構成されており、この振幅
制限回路９は、出力端子４とバイアス回路８のトランジ
スタ１３のエミッタとの間に接続されている。 【０００５】一方、携帯電話等では、時分割で送信と受
信とを繰り返しており、送信時に、デジタル信号で変調
した送信信号を送信している。そのため、トライステ−
トバッファ３からは、送信時にのみデジタル信号がリミ
ッタ回路１に入力され、受信時にはデジタル信号が入力
されないようになっている。従って、リミッタ回路１に
入力される信号は、図３（ａ）に示すように、デジタル
信号が継続するデ−タ区間Ａとデジタル信号が休止する
休止区間Ｂを有している。 【０００６】トライステ−トバッファ３は、デ−タ区間
Ａでは、例えば、５Ｖ（ボルト）と０Ｖとに２値化され
たデジタル信号を継続してリミッタ回路に入力し、リミ
ッタ回路１の出力端子４から、図３（ａ）の５Ｖ、０Ｖ
に対応して、図３（ｂ）に示すような、正確な高低の電
位ＶＨ、ＶＬに振幅制限したデジタル信号を出力する。
トライステ−トバッファ３は、休止区間Ｂでは、出力イ
ンピ−ダンスが無限大となるような回路構成となってお
り、そのため、休止区間Ｂでは、入力端子２は、解放状
態となり、出力端子４の電位が確定されなくなる。そこ
で、前述したバイアス回路８のトランジスタ１３のエミ
ッタから所定の固定電圧（ＶＨとＶＬとの中間の電位、
以下センタ−電圧という）を振幅制限回路９の抵抗１４
を通じてフィルタ５に与えている。また、図示はしない
が、フィルタ５には、負帰還をかけたアクティブフィル
タが用いられている。 【０００７】従って、バイアス回路８におけるトランジ
スタ１３のエミタ電圧は、例えば、５Ｖと０Ｖとの中間
電圧であるセンタ−電圧ＶＣ（＝２．５Ｖ）に設定され
る。デ−ダ区間Ａでは、入力端子２が５Ｖと０Ｖとに振
られることから出力端子４の電圧は、ダイオ−ド１５、
１６によってＶＨ＝（２．５＋０．７）Ｖ、ＶＬ＝
（２．５−０．７）Ｖに変化する。ここで、０．７Ｖは
ダイオ−ド１５、１６の順方向電圧である。また、休止
区間Ｂでは、バイアス回路８に設定されたセンタ−電圧
ＶＣ（＝２．５Ｖ）が出力される。 【０００８】これによって、リミッタ回路に入力された
デジタル信号が図２（ｂ）に示すように所定の振幅Ｖ
Ｈ、ＶＬで波形整形される。ここで、ＶＨは（２．５＋
０．７）Ｖ、ＶＬは（２．５−０．７）Ｖを示し、２．
５Ｖは、ＶＨとＶＬとの中間電圧であるセンタ−電圧を
示す。波形整形されて出力端子４に現れる３種類の電
圧、ＶＨ（＝（２．５＋０．７）Ｖ）、ＶＬ（＝（２．
５−０．７）Ｖ）、センタ−電圧（＝（２．５）Ｖ）
は、フィルタ５を介して発振器６に入力され、ここで発
振周波数がＦＭ変調を受けて３種類の発振周波数が出力
されるようになっている。 【０００９】 【発明が解決しようとする課題】ところで、従来のリミ
ッタ回路１では、デ−タが入力されない休止区間Ｂで、
バイアス回路８からのセンタ−電圧ＶＣを抵抗１４を介
してフィルタ５に与えている。このため、トランジスタ
１３のエミッタから抵抗１４を介してフィルタ５に電流
が流れ、抵抗１４の電圧降下によって出力端子４の電圧
が、図３（ｂ）の一点鎖線ＶＣ’で示すように、所定の
センタ−電圧ＶＣ（＝２．５Ｖ）よりも低くなる。この
ため休止区間Ｂに於ける発振周波数が低くなり、この休
止区間Ｂの後に続くデ−タ区間Ａでの発振周波数が所定
の周波数よりも低くなっていわゆるチェンジレ−トが仕
様を満足しなくなるという問題があった。そこで、本発
明は、デ−タが入力されない休止区間における、波形整
形後のセンタ−電圧を、デ−タ区間における高低の２値
化された電位の中間の電圧に設定出来るような波形整形
回路を提供するものである。 【００１０】 【課題を解決するための手段】上記課題を解決するた
め、本発明の波形整形回路は、二値化されたデジタル信
号が入力される入力端と、所定のプラス電圧が供給され
た電位端と出力端との間に接続された第一の抵抗と、前
記出力端と接地された基準電位端との間に接続された第
二の抵抗と、前記第一の抵抗に並列接続された第三の抵
抗とＮＰＮトランジスタとからなる第一の直列接続回路
と、前記第二の抵抗に並列接続された第四の抵抗とＰＮ
Ｐトランジスタとからなる第二の直列接続回路とを備
え、前記ＮＰＮトランジスタのベースと前記ＰＮＰトラ
ンジスタのベースとを前記入力端に接続し、前記ＮＰＮ
トランジスタのエミッタと前記ＰＮＰトランジスタのエ
ミッタとを互いに接続すると共に前記出力端に接続し
た。 【００１１】 【発明の実施の形態】本発明の波形整形回路に関わる実
施の形態を図１により説明する。本発明の波形整形回路
２１は、例えば、所定のプラス電圧が供給される電位端
２４と、例えば、接地（グランド）である基準電位端と
の間に並列接続された二つの分圧回路２２、２３から構
成されている。第一の分圧回路２２は、直列接続された
二つの抵抗２５（以下、第一の抵抗という）、２６（以
下、第二の抵抗という）よりなり、第一の抵抗２５と第
二の抵抗２６との接続点は出力端子４に接続されてい
る。 【００１２】また、第二の分圧回路２３は、エミッタ同
士が接続された、第一のスイッチであるＮＰＮトランジ
スタ２７および第二のスイッチであるＰＮＰトランジス
タ２８と、それぞれのトランジスタ２７、２８のコレク
タに直列接続された第三の抵抗２９および第四の抵抗３
０とで構成されている。そして、直列接続されたＮＰＮ
トランジスタ２７と第三の抵抗とが第一の直列接続回路
３１として第一の抵抗２５に並列接続され、また、直列
接続されたＰＮＰトランジスタ２８と第四の抵抗３０と
が第二の直列接続回路３２として第二の抵抗２６の並列
接続されている。従って、ＮＰＮトランジスタ２７のエ
ミッタとＰＮＰトランジスタ２８のエミッタとは、出力
端子４に接続されている。 【００１３】そして、デジタル信号が入力されるデ−タ
区間Ａでは、入力端子２から抵抗３３、３４を介してＮ
ＰＮトランジスタ２７、ＰＮＰトランジスタ２８のそれ
ぞれのベ−スにデジタル信号が入力され、デジタル信号
の高電位の時に第一の直列接続回路３１のＮＰＮトラン
ジスタ２７がＯＮしてそのコレクタ、エミッタ間が導通
し、第二の直列接続回路３２のＰＮＰトランジスタ２８
が非導通となる。また、低電位の時には、第二の直列接
続回路３２のＰＮＰトランジスタ２８がＯＮしてそのコ
レクタ、エミッタ間が導通し、第一の直列接続回路３１
のＮＰＮトランジスタ２７が非導通となる。さらに、デ
ジタル信号が入力されない休止区間Ｂでは、前述したよ
うに、入力端子２は解放状態になることから、ＮＰＮト
ランジスタ２７、ＰＮＰトランジスタ２８ともに非導通
となる。 【００１４】従って、デジタル信号が入力されない休止
区間Ｂでは、波形整計回路２１は、第一の分圧回路２２
の第一の抵抗２５と第二の抵抗２６とのみによって分圧
された電圧が出力端子４に現れる。この時の分圧された
電圧を、後段のフィルタ５に流れる電流を考慮して図３
（ｂ）に示すセンタ−電圧ＶＣに設定することができ
る。また、デ−タ区間Ａでは、デジタル信号が高電位の
時には、第一の分圧回路２２の第一の抵抗と第一の直列
接続回路３１の第三の抵抗２９とが並列接続され、この
並列接続された第一の抵抗２５、第三の抵抗２９７と第
一の分圧回路２２の第二の抵抗２６とによって分圧され
た電圧が出力端子４に現れる。この時の分圧された電圧
を、第一の直列接続回路３１の第三の抵抗２９によって
所定の値、例えば、図３（ｂ）に示すＶＨに設定するこ
とが出来る。 【００１５】また、デ−タ区間Ａの低電位の時には、第
一の分圧回路２２の第二の抵抗２６と第二の直列接続回
路３２の第四の抵抗３０とが並列接続され、第一の分圧
回路２２の第一の抵抗２５と、この並列接続された第二
の抵抗２６、第四の抵抗３０とによって分圧された電圧
が出力端子４に現れる。この時の分圧された電圧を、第
二の直列接続回路３２の第四の抵抗３０によって所定の
値、例えば、図３（ｂ）に示すＶＬに設定することが出
来る。 【００１６】以上のように、本発明の波形整形回路２１
は、第一の直列接続回路３１におけるＮＰＮトランジス
タ２７のベースと第二の直列接続回路３２におけるＰＮ
Ｐトランジスタ２８のベースとを入力端に接続したの
で、入力されたデジタル信号によってＮＰＮトランジス
タ２７とＰＮＰトランジスタ２８とはデジタル信号の電
位の変化に対応して導通、非導通が逆となり、出力端子
４には高電位の電圧と低電位の電圧とに変化する波形整
形されたデジタル信号が出力される。また、デジタル信
号が入力されない場合には、デジタル信号の信号源に出
力インピーダンスが極めて高いトライステートバッファ
回路が用いられても、ＮＰＮトランジスタ２７及びＰＮ
Ｐトランジスタ２８が共に非導通となって第一の抵抗２
５と第二の抵抗２６とによって分圧された電圧が出力さ
れる。よって、この分圧された電圧を高電位の電圧およ
び低電位の電圧との中間の電圧に設定できる。 【００１７】また、本発明の波形整形回路２１は、二つ
のトランジスタ２７、のエミッタ同士を出力端子４に接
続しているので、ベ−スに入力するデジタル信号の高電
位と低電位とのレベル差はベ−ス、エミッタ間を導通さ
せるだけの電位差があればよく、従って、出力端子４に
現れる高電位と低電位とのレベル差を、ベ−スに入力さ
れるデジタル信号の高電位と低電位とのレベル差以上に
設定することもできる。 【００１８】なお、本発明の実施の形態では、所定の電
位端２４には基準電位端よりも高い電圧を供給すること
で説明したが、基準電位端よりも低い電圧を供給し、デ
ジタル信号を負極生（マイナス電圧）としてもよい。そ
の場合は、トランジスタ２７をＰＮＰ型とし、トランジ
スタ２８をＮＰＮ型とすればよい。 【００１９】 【発明の効果】以上のように、本発明の波形整形回路
は、ＮＰＮトランジスタのベースとＰＮＰトランジスタ
のベースとを入力端に接続し、ＮＰＮトランジスタのエ
ミッタとＰＮＰトランジスタのエミッタとを互いに接続
すると共に出力端に接続したので、入力されたデジタル
信号によってＮＰＮトランジスタとＰＮＰトランジスタ
とはデジタル信号の電位の変化に対応して導通、非導通
が逆となり、出力端子には高電位の電圧と低電位の電圧
とに変化する波形整形されたデジタル信号が出力され
る。また、デジタル信号が入力されない休止区間では、
デジタル信号の信号源に出力インピーダンスが極めて高
いトライステートバッファ回路が用いられても、ＮＰＮ
トランジスタ及びＰＮＰトランジスタが共に非導通とな
って、第一の抵抗と第二の抵抗による分圧された電圧が
出力される。よって、後段の負荷回路に流れる電流を考
慮した上で第一乃至第四の抵抗の抵抗値を設定すれば、
分圧された電圧が高電位の電圧および低電位の電圧およ
びその中間のセンター電圧となるように設定できる。ま
た、センタ−電圧、高電位の電圧および低電位の電圧を
独立して設定できる。
【図面の簡単な説明】
【図１】本発明の波形整形回路である。
【図２】従来の波形整形回路である。
【図３】変調信号の波形である。
【符号の説明】
１．リミッタ回路
２．入力端子
３．トライステートバッファ
４．出力端子
５．フィルタ
６．発振器
７．１４．３３．３４．抵抗
８．バイアス回路
９．振幅制限回路
１０．１１．１２．バイアス抵抗
１３．トランジスタ
１５．１６．リミッタダイオード
２１．波形整形回路
２２．第一の分圧回路
２３．第二の分圧回路
２４．電源端子
２５．第一の抵抗
２６．第二の抵抗
２７．ＮＰＮトランジスタ
２８．ＰＮＰトランジスタ
２９．第三の抵抗
３０．第四の抵抗
３１．第一の直列接続回路
３２．第二の直列接続回路
Ａ．データ区間
Ｂ．データ休止区間
ＶＣ．ＶＣ’．センター電圧
ＶＨ．高電位の電圧
ＶＬ．低電位の電圧
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 二値化されたデジタル信号が入力される
入力端と、所定のプラス電圧が供給された電位端と出力
端との間に接続された第一の抵抗と、前記出力端と接地
された基準電位端との間に接続された第二の抵抗と、前
記第一の抵抗に並列接続された第三の抵抗とＮＰＮトラ
ンジスタとからなる第一の直列接続回路と、前記第二の
抵抗に並列接続された第四の抵抗とＰＮＰトランジスタ
とからなる第二の直列接続回路とを備え、前記ＮＰＮト
ランジスタのベースと前記ＰＮＰトランジスタのベース
とを前記入力端に接続し、前記ＮＰＮトランジスタのエ
ミッタと前記ＰＮＰトランジスタのエミッタとを互いに
接続すると共に前記出力端に接続したことを特徴とする
波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34655696A JP3466401B2 (ja) | 1996-12-11 | 1996-12-11 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34655696A JP3466401B2 (ja) | 1996-12-11 | 1996-12-11 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173494A JPH10173494A (ja) | 1998-06-26 |
| JP3466401B2 true JP3466401B2 (ja) | 2003-11-10 |
Family
ID=18384231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34655696A Expired - Fee Related JP3466401B2 (ja) | 1996-12-11 | 1996-12-11 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3466401B2 (ja) |
-
1996
- 1996-12-11 JP JP34655696A patent/JP3466401B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10173494A (ja) | 1998-06-26 |
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