JP2007228388A - オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法 - Google Patents

Abstract

【課題】入力容量を抑え、かつ、素子ばらつきやノイズの影響を抑えた高精度なオフセットキャンセルアンプの提供。
【解決手段】差動対１０２と、１０１と、２つの差動対の共通の負荷回路Ｍ１、Ｍ２と、増幅段１０３と、容量Ｃ１及びＣ２とを備え、Ｃ１は１０２のトランジスタＭ５のゲートに接続され、データ出力期間の第１の期間には、１０２のゲートには出力電圧Ｖｏｕｔ及び参照電圧Ｖｒｅｆが入力され、Ｃ２はトランジスタＭ６のゲートと遮断された状態で、Ｃ１及びＣ２にＶｏｕｔが蓄積され、１０１のゲートには入力電圧Ｖｉｎが共通に入力され、第２の期間には、Ｃ２は、Ｃ１と遮断され、１０２のトランジスタＭ６のゲートと接続され、Ｃ１とＣ２にＶｏｕｔとＶｒｅｆが蓄積され、第３の期間には、１０２のゲートは、ＶｏｕｔとＶｒｅｆの供給が遮断され、Ｃ１とＣ２の蓄積電圧が入力され、１０１のゲートにはＶｏｕｔとＶｉｎが入力される。
【選択図】図１

Description

本発明はオフセットキャンセルアンプに関し、特にノイズの影響を抑えたオフセットキャンセルアンプにおいて、入力容量を低減する回路を備えるオフセットキャンセルアンプ、及びオフセットキャンセルアンプの制御方法に関する。

従来、液晶表示装置において、データ線の負荷を駆動する際、増幅器として、オペアンプが使用される。例えば、図１３に示すようなオペアンプは、差動回路９０１と出力段増幅回路９０３からなる。このうち差動回路９０１は、ソースが共通接続されたＮＭＯＳトランジスタＭ３、Ｍ４からなる差動対と、ソースが電源ＶＤＤ（高位側電源、正電源）に接続されゲートとドレインが接続されたＰＭＯＳトランジスタＭ１と、ソースが電源ＶＤＤに接続されゲートがＰＭＯＳトランジスタＭ１のゲートに共通接続されたＰＭＯＳトランジスタＭ２からなるカレントミラーよりなる能動負荷回路と、ソースが電源ＶＳＳ（低位側電源、負電源）に接続され、ドレインがＮＭＯＳトランジスタＭ３、Ｍ４の共通ソースに接続され、ゲートに一定のバイアス電圧が印加され定電流源をなすＮＭＯＳトランジスタＭ９を備えている。また、出力段増幅回路９０３には、図１３の例では、ソース接地能動負荷型増幅回路として構成されており、ソースが電源ＶＤＤに接続され、ゲートが差動増幅回路の出力点ＰＡに接続され、ドレインが出力端子ＶＯＵＴに接続されたＰＭＯＳトランジスタＭ７と、ソースが電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタのドレインに接続され、ゲートにバイアス電圧ＶＢＩＡＳを受け定電流源をなすＮＭＯＳトランジスタＭ１０とを備えている。ＮＭＯＳトランジスタＭ４のゲートは入力端子ＶＩＮが接続され、ＮＭＯＳトランジスタＭ３のゲートには、出力端子ＶＯＵＴが帰還接続される。

出力端子ＶＯＵＴの電圧（出力点ＰＢの電圧）は、入力端子ＶＩＮの電圧に応じて決定される出力段増幅回路９０３のＰＭＯＳトランジスタＭ７のドレイン電流と、定電流源のＮＭＯＳトランジスタＭ１０のドレイン電流の均衡したところで決定される。

しかしながら、オペアンプでは、主に能動素子（トランジスタ）の特性ばらつきに起因して、出力オフセット電圧が生じる、という問題がある。この特性ばらつきの原因としては、ＭＯＳトランジスタの酸化膜のばらつきや不純物濃度のばらつき、あるいは、素子サイズ（Ｗ／Ｌ、Ｗ：チャネル幅、Ｌ：チャネル長）のばらつきなどがある。これらのばらつきは製造プロセスで決まり、素子サイズの調整等での設計努力では回避不可能な問題である。

特に、差動回路部のトランジスタ特性のばらつきは、出力オフセットとして顕著に現れる。理想的には、ＰＭＯＳトランジスタＭ３とＭ４のトランジスタ特性は同一で、ＮＭＯＳトランジスタＭ１とＭ２のトランジスタ特性は同一であることがよい。しかしながら、実際は、前述の製造プロセス起因により、トランジスタ特性が全く同一にはならない。

一般に、差動回路部のトランジスタ特性のバラツキに起因するオフセット電圧は、トランジスタのゲート面積をＳとして、１／√Ｓに比例するため、オフセット電圧を低減するためにはゲート面積をかなり大きくとらなければならない。これはチップ面積が大きくなり、オフセット電圧そのものが大きい場合には限界がある。そこで、この問題を解決するために、容量素子を用いた出力オフセットを補正するための回路（オフセットキャンセルアンプ）が用いられる。

図１４に従来用いられるオフセットキャンセルアンプの構成を示し、図１５にその制御方法を示すタイムチャートを示す。オフセットキャンセル回路８１１は、オフセット検出容量Ｃｏｆｆと、スイッチ８０１〜８０３を有している。容量Ｃｏｆｆは、一端がスイッチ（Ｓ２）８０２を介して入力端子ＶＩＮに接続され、他端はオペアンプ８１０の反転入力端子（−）に接続され、スイッチ（Ｓ１）８０１は、オペアンプ８１０の反転入力端子（−）と出力端子ＶＯＵＴ間に接続され、スイッチ（Ｓ３）８０３は、容量ＣｏｆｆとスイッチＳ２の接続点と出力端子ＶＯＵＴ間に接続されている。

オペアンプ８１０の入力端子ＶＩＮに入力される電圧Ｖｉｎは、オペアンプ８１０の非反転入力端子（＋）に入力される。オペアンプ８１０の出力端子ＶＯＵＴは、外部に出力され、外部接続される負荷（図示略）を駆動する。

次に、図１４に示したオフセットキャンセルアンプの動作を、図１５のタイムチャートを用いて説明する。なお図１５において、記号Ｓ１、Ｓ２、Ｓ３は、図１４のスイッチ（Ｓ１）８０１、スイッチ（Ｓ２）８０２、スイッチ（Ｓ３）８０３にそれぞれ対応する。１データ出力期間において、オフセット検出期間Ｔ０１とオフセット補正出力期間Ｔ０２の２つの期間を備えている。

オフセット検出期間Ｔ０１において、スイッチＳ１及びＳ２をオン状態とし、スイッチＳ３をオフ状態とする。これにより、容量Ｃｏｆｆの一端は入力端子ＶＩＮに接続され、その電位は、入力電圧Ｖｉｎに設定される。スイッチＳ１がオン状態なので、容量Ｃｏｆｆの他端の電位は出力電圧Ｖｏｕｔに設定される。

したがって、容量Ｃｏｆｆの端子間に印加される電圧は、
Ｖｏｕｔ−Ｖｉｎ＝（Ｖｉｎ＋Ｖｏｆｆ）−Ｖｉｎ
＝Ｖｏｆｆ
となり、容量Ｃｏｆｆにオフセット電圧Ｖｏｆｆに相当する電荷が充電される（オフセット検出期間）。

オフセット補正出力期間Ｔ０２において、スイッチＳ１及びＳ２をオフ状態にし、その後、スイッチＳ３をオン状態にする。スイッチＳ１及びＳ２をオフ状態とすることにより、容量Ｃｏｆｆにオフセット電圧Ｖｏｆｆが保持されたままである。スイッチＳ３をオン状態とすることで、オペアンプ８１０の反転入力端子（−）に、期間Ｔ０１における出力電圧Ｖｏｕｔを基準として、オフセット電圧Ｖｏｆｆ分だけ電圧を差し引く方向に作用する。

この結果、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｖｉｎ＋Ｖｏｆｆ）―Ｖｏｆｆ
＝Ｖｉｎ
となるため、オフセット電圧が補正され、高精度な電圧を出力することができる（オフセット補正出力期間）。

しかしながら、上記した従来のオフセットキャンセルアンプには、以下のような問題点がある。

すなわち、期間Ｔ０１において、容量Ｃｏｆｆの一端に入力端子ＶＩＮが接続されるため、アンプの実効的な入力容量が増える。アンプの入力容量が小さいほど、消費電力は小さい。一方、オフセット検出容量Ｃｏｆｆは、所定期間電圧を維持し、且つ、スイッチオフ時に発生する電荷に起因したオフセット誤差を最小限にするため、適切な、ある程度の大きさが必要となる。

さらに、図１４に示されるオフセットキャンセルアンプの場合、期間Ｔ０１において、入力端子ＶＩＮと出力端子ＶＯＵＴが容量Ｃｏｆｆを介して接続され、正帰還のループを形成するため、入力端子ＶＩＮに電圧を供給する外部電源の供給能力が小さい場合には、出力電圧が不安定となる場合がある。

上記の理由により、アンプの入力端子ＶＩＮに容量素子を接続することは好ましくない。

また、例えば低温ポリシリコンプロセスで製造されるＴＦＴ（薄膜トランジスタ）回路の場合、該ＴＦＴ回路を構成する各々のトランジスタのしきい値のばらつきが非常に大きいため、図１４のオフセットキャンセルアンプでは、完全にオフセットを補正しきれず、出力偏差が残る場合や、回路が動作しない場合がある。

上記、入力容量の増加や回路動作上の問題点を解決することが可能なオフセットキャンセルアンプが、例えば、特許文献１（特開２００１−２９２０４１号公報）に記載されている。図１６にその回路構成を示し、図１７にその制御方法を示すタイムチャートを示す。図１６を参照すると、ソースが共通接続され差動対をなすＮＭＯＳトランジスタＭ５、Ｍ６と、ソースが共通接続され差動対をなすＮＭＯＳトランジスタＭ３、Ｍ４と、ソースが電源ＶＳＳに接続されドレインが差動対（Ｍ５、Ｍ６）の共通ソースに接続され、ゲートにＶＢＩＡＳ電圧を受け電流源をなすＮＭＯＳトランジスタＭ８と、ソースが電源ＶＳＳに接続されドレインが差動対（Ｍ３、Ｍ４）の共通ソースに接続され、ゲートにＶＢＩＡＳ電圧を受け電流源をなすＮＭＯＳトランジスタＭ９、ソースが電源ＶＤＤに接続されドレインとゲートが接続されたＰＭＯＳトランジスタＭ１と、ソースが電源ＶＤＤに接続されゲートがＰＭＯＳトランジスタＭ１のゲートに接続されたＰＭＯＳトランジスタＭ２よりなり、差動対（Ｍ３、Ｍ４）と差動対（Ｍ５、Ｍ６）の共通の能動負荷をなすカレントミラー回路と、ソースが電源ＶＤＤに接続されゲートがＭＯＳトランジスタＭ２、Ｍ４のドレインの接続点に接続されドレインが出力端子ＶＯＵＴに接続されたＰＭＯＳトランジスタＭ７と、ソースが電源ＶＳＳに接続されドレインが出力端子ＶＯＵＴに接続されゲートにＶＢＩＡＳ電圧を受けるＮＭＯＳトランジスタＭ１０を備え、入力端子ＶＩＮとＮＭＯＳトランジスタＭ３のゲート、出力端子ＶＯＵＴとＮＭＯＳトランジスタＭ３のゲートの間にはスイッチＳ１、Ｓ２をそれぞれ備え、ＮＭＯＳトランジスタＭ５のゲートと出力端子ＶＯＵＴの間にはスイッチＳ３を備え、ＮＭＯＳトランジスタＭ５のゲートと電源ＶＳＳ間に容量Ｃ１を備えている。

以下、特許文献１に記載されるオフセットキャンセルアンプの動作を、図１６の回路構成と、図１７のタイムチャートを用いて説明する。１データ出力期間ＴＤＡＴＡのうち、オフセット検出期間Ｔ０１に、スイッチＳ１及びＳ３をオン状態とし、スイッチＳ２をオフ状態とする。このとき、差動対（Ｍ３、Ｍ４）には、入力端子ＶＩＮに供給される入力電圧Ｖｉｎがともに入力されるので、差動対（Ｍ３、Ｍ４）はカレントミラー回路（Ｍ１、Ｍ２）に対して電流源として作用する。また、差動対（Ｍ５、Ｍ６）において、トランジスタＭ６のゲートに入力端子ＶＩＮが接続され、トランジスタＭ５のゲートには出力端子ＶＯＵＴが接続される。このとき、出力端子の電圧Ｖｏｕｔは、差動回路内のトランジスタの特性ばらつきに起因したオフセット電圧Ｖｏｆｆを含んだ電圧値（Ｖｉｎ＋Ｖｏｆｆ）に、負帰還動作により安定する。このとき、トランジスタＭ５のゲートには容量Ｃ１が接続されているので、安定状態のＶｏｕｔの電位が容量に設定される。

次にオフセット補正出力期間Ｔ０２に、スイッチＳ１及びＳ３をオフ状態とし、スイッチＳ２をオン状態とする。このとき、差動対（Ｍ５、Ｍ６）には、期間Ｔ０１のときと同じ電圧が入力されたままである。また、トランジスタＭ４のゲートに入力端子が接続されたままで、トランジスタＭ３のゲートには出力端子ＶＯＵＴが負帰還接続されるので、Ｖｏｕｔは、期間Ｔ０１と同じ状態を保つような電位に安定する。すなわち、期間Ｔ０２において、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎとなり、オフセットが補正される。

特許文献１のオフセットキャンセルアンプの例は、アンプの入力端子ＶＩＮに、オフセット検出用の容量素子が接続されないため、オフセットキャンセル回路付加による入力容量の増加がないという点や、動作安定性がよい、という点で優れている。

また、図１８に示す図１６の変形例は、グランドノイズや電源ノイズの影響を抑制できる構成になっている。差動対の一方のトランジスタであるNMOSトランジスタＭ６のゲートと電源VSS間に、容量Ｃ２を接続するとともに、入力端子ＶＩＮとの間にスイッチＳ６を接続した構成である。

図１９のタイムチャートを参照して図１８の回路構成の動作を説明する。オフセット検出期間Ｔ０１に、スイッチＳ１、Ｓ３、Ｓ６がオン状態とされ、スイッチＳ２がオフ状態とされるので、差動対（Ｍ３、Ｍ４）には、入力電圧Ｖｉｎが入力され、差動対（Ｍ３、Ｍ４）はカレントミラー回路（Ｍ１、Ｍ２）に対して電流源として作用する。また、差動対（Ｍ５、Ｍ６）には、それぞれ、出力電圧Ｖｏｕｔと、入力電圧Ｖｉｎが入力される。このとき、容量Ｃ２には入力電圧Ｖｉｎが蓄積され、容量Ｃ１にはオフセット電圧Ｖｏｆが重畳された電圧（Ｖｉｎ＋Ｖｏｆ）が蓄積される。

次にオフセット補正出力期間Ｔ０２に、スイッチＳ１、Ｓ３、Ｓ６がオフ状態とされ、スイッチＳ２がオン状態とされる。このとき、差動対（Ｍ５、Ｍ６）の入力対には、容量Ｃ１および容量Ｃ２にそれぞれ蓄積・保持された電圧（Ｖｉｎ＋Ｖｏｆ）、およびＶｉｎがそれぞれ入力され、差動対（Ｍ３、Ｍ４）の入力対には、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎがそれぞれ入力される。図１８も図１６の回路と同様に、出力オフセットをキャンセルし、入力電圧とほぼ等しい電圧を増幅出力することができる。

さらに、図１８の回路構成の場合、容量Ｃ２を備えることによって、差動対（Ｍ５、Ｍ６）の差動入力のそれぞれに容量Ｃ１及びＣ２に蓄積・保持された電圧が入力されているため、例えば電源ＶＳＳにノイズが発生した場合、２つの容量Ｃ１及びＣ２にそれぞれ蓄積された電圧は同じ電位変動を生じ、差動対（Ｍ５、Ｍ６）によってその電位変動を相殺する。

ここで、差動回路では、差動信号を増幅し同相信号を除去するという性質を利用している。よって、ＶＳＳによる電源ノイズの影響を除去することができる。すなわち、図１８に示す構成は、図１６に示す構成よりも更に高精度な電圧出力が可能である。

また、特許文献２（特開２００３−１６８９３６号公報）に示されるようにして、図１８の回路構成を変更することも可能である。図２０にその回路構成を示す。

図２０に示す構成は、ＮＭＯＳトランジスタＭ６のゲートに参照電圧Ｖｒｅｆを入力するように変更したものである。スイッチＳ１〜Ｓ３の制御は、図１９に示されるタイムチャートと同様である。

図２０と図１８の相違点は、図２０の回路構成の場合、オフセット検出期間Ｔ０１において、差動対（Ｍ５、Ｍ６）の入力対に、それぞれ（Ｖｒｅｆ＋Ｖｏｆ）とＶｒｅｆが入力される。すなわち、参照電圧供給端子ＶＲＥＦの参照電圧Ｖｒｅｆを任意にできる。

なお、この参照電圧Ｖｒｅｆを、増幅回路の出力電圧範囲の中間電圧に設定することで、期間Ｔ０１での出力電圧Ｖｏｕｔの電位変動量をより小さくすることができる。このため、オフセットキャンセル準備期間である期間Ｔ０１を短縮し、補正出力を行う期間Ｔ０２を長く確保することができる。

また、オフセット検出期間の短縮のための構成として、特許文献３（特開２００５−１１７５４７号公報）に示される回路構成が知られている。図２１にその回路構成を示し、図２２にスイッチの制御を示すタイムチャートを示す。図２１に示される回路構成は、図２０の回路構成の参照電圧Ｖｒｅｆとして１水平期間前（１出力期間前）の出力電圧Ｖｏｕｔを予め容量Ｃ２に設定しておくことで、オフセット検出期間の短縮化を図っている。

以下、オフセット検出期間の短縮の原理を、図２１の回路構成図と、図２２のタイムチャートを用いて説明する。

第１の水平期間Ｈ１の入力電圧をＶｉｎ１、第２の水平期間Ｈ２の入力電圧をＶｉｎ２とする。

まず、第１の水平期間Ｈ１における期間Ｔ０２においては、スイッチＳ２がオンし、Ｓ１、Ｓ３がオフする。また、このとき、スイッチＳ４はオフ状態である。このとき、後に述べる理由によって、オフセットが補正されるため、出力電圧はＶｏｕｔ１＝Ｖｉｎ１となる。

また、期間Ｔ０２内に設けられた期間Ｔ０３の期間に、スイッチＳ４がオンとされると、出力端子ＶＯＵＴが、容量Ｃ２とＭ６のゲートの両方に接続される。このとき、容量素子Ｃ２にＶｏｕｔ１、すなわちＶｉｎ１が蓄積される。容量素子Ｃ２の電圧が十分安定すれば、Ｓ４をオフにし、容量素子Ｃ２にＶｏｕｔ１（＝Ｖｉｎ１）を保持する。

次の水平期間Ｈ２に移る。水平期間Ｈ２の期間Ｔ０１では、スイッチＳ１、Ｓ３をオンにし、スイッチＳ２をオフにする。このとき、差動対（Ｍ３、Ｍ４）の入力対には（Ｖｉｎ２、Ｖｉｎ２）が入力され、差動対（Ｍ５、Ｍ６）の入力対には（Ｖｏｕｔ１＋Ｖｏｆ、Ｖｏｕｔ１）が入力される。このとき、水平期間Ｈ１の終了時点には、出力端Ｖｏｕｔの電圧（ＰＢの電圧）は、Ｖｏｕｔ１に安定しているはずなので、水平期間Ｈ２の開始時には、Ｖｏｕｔ１からの差分のＶｏｆのみ出力電位を変動させればよいので、期間の短縮化を図ることができる。

しかしながら、図２１の回路構成の場合、期間Ｔ０３において、出力電圧Ｖｏｕｔが変動し、出力補正精度が悪くなる、という問題がある。これは、以下の説明するように、水平期間Ｈ２における期間Ｔ０３の開始の前後で、差動対（Ｍ５、Ｍ６）の入力対に入力される電圧が異なることに起因する。

すなわち、期間Ｔ０３の開始直前において、差動対（Ｍ５、Ｍ６）の入力対には、（Ｖｏｕｔ１＋Ｖｏｆ１、Ｖｏｕｔ１）が入力され、差動対（Ｍ３、Ｍ４）の入力対には、（Ｖｏｕｔ２、Ｖｉｎ２）が入力され、Ｖｏｕｔ２＝Ｖｉｎ２に安定している。

期間Ｔ０３の開始直後において、差動対（Ｍ５、Ｍ６）の入力対には、（Ｖｏｕｔ１＋Ｖｏｆ１、Ｖｏｕｔ２）が入力され、差動対（Ｍ３、Ｍ４）の入力対には、（Ｖｏｕｔ２、Ｖｉｎ２）が入力されたままである。このとき、出力端子ＶＯＵＴは、第１の差動対の非反転入力端子側（Ｍ６のゲート）と、第２の差動対の反転入力端子側（Ｍ５のゲート）の両方に接続され、一部正帰還がかかった状態である。

水平期間Ｈ２において、出力端子の電圧Ｖｏｕｔ２のみが変動可能である。したがって、期間Ｔ０３で、トランジスタＭ６のゲート入力がＶｏｕｔ２となることで、２つの差動対のドレイン電流の均衡がくずれる。したがって、期間Ｔ０３における出力電位Ｖｏｕｔ２が差動対の入力状態によって上昇または下降し、出力精度が悪化する。

特開２００１−２９２０４１号公報 特開２００３−１６８９３６号公報 特開２００５−１１７５４７号公報 アナログＣＭＯＳ集積回路の設計・応用編、黒田忠広監訳、５０８頁〜５１５頁、丸善、２００３年た

近年、液晶表示装置において、良好な表示品質を追求するため、多階調化（多色化）が進んでいるため、更に高精度な出力が求められる、という課題がある。例えば、前述の図１６に示すようなオフセットキャンセルアンプは高精度ではあるが、グランドからのノイズやスイッチオフ時に生じるノイズにより、容量Ｃ１で保持される電位が変動するため、高精度化に限界がある。

図１８に示したオフセットキャンセルアンプでは、容量Ｃ１と対となる容量Ｃ２が備えられているため、２つの容量Ｃ１、Ｃ２に同じようにノイズが重畳し、同相信号としてノイズがキャンセルされるため、最も高精度である。

しかしながら、図１８に示したオフセットキャンセルアンプの場合、外部電源からの入力端子の電圧Ｖｉｎで容量Ｃ２を充電（または放電）するために、オペアンプ（OP amp
）の実効的な入力容量が増加する、という課題がある。入力容量は、消費電力とトレードオフであり、できる限り小さくする必要がある。

したがって、本発明が解決しようとする課題は、入力容量を抑え、かつ、素子ばらつきやノイズの影響を抑えた高精度なオフセットキャンセルアンプを提供することである。

また、本発明が解決しようとする他の課題は、上記のオフセットキャンセルアンプにおいて、オフセット検出期間の短縮を図ることが可能なオフセットキャンセルアンプを提供することである。

本発明に開示される発明は、課題を解決するための手段として、概略以下のように構成される。なお、以下の構成において、括弧（）内の数字や記号は、発明の実施の形態のうち、対応するものの数字や記号を示しており、あくまでその対応関係を明白にするためのものであって、本発明を限定するためのものでないことは言うまでもない。

本発明の一つのアスペクトに係るオフセットキャンセルアンプは、第１及び第２の差動対（（Ｍ５、Ｍ６）及び（Ｍ３、Ｍ４））と、前記第１及び第２の差動対の出力対に共通接続された負荷回路（Ｍ１、Ｍ２）と、を含む差動段と、前記第１及び第２の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する増幅段（１０３）と、第１及び第２の容量（Ｃ１及びＣ２）と、を備えたオフセットキャンセルアンプであって、前記第１及び第２の差動対の入力対への信号入力を制御する制御信号がスイッチ回路（例えばＳ１〜Ｓ６）に入力される。本発明において、データ出力期間は、第１、第２、及び第３の期間（ＴＣ、ＴＤ、ＴＢ）を含む。前記第１の容量（Ｃ１）は、前記第１の差動対の入力対の一方（Ｍ５のゲート）に常時接続される。

前記第１の期間（ＴＣ）には、前記第１の差動対（Ｍ５、Ｍ６）の入力対の一方（Ｍ５のゲート）に前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方に参照電圧（Ｖｒｅｆ）が入力されるとともに、前記第２の容量（Ｃ２）は、前記第１の差動対の入力対の他方（Ｍ６のゲート）と遮断された状態で、前記第１及び第２の容量（Ｃ１及びＣ２）には共通に前記出力端子の電圧（Ｖｏｕｔ）が蓄積され、前記第２の差動対の入力対（Ｍ３のゲートとＭ４のゲート）には、入力端子の電圧（Ｖｉｎ）が共通に入力される。

前記第２の期間（ＴＤ）には、前記第２の容量（Ｃ２）は第１の容量（Ｃ１）から遮断され、前記第１の差動対の入力対の他方（Ｍ６のゲート）と接続され、前記第１及び第２の容量（Ｃ１及びＣ２）にそれぞれ前記出力端子の電圧（Ｖｏｕｔ）及び前記参照電圧（Ｖｒｅｆ）が蓄積される。前記第２の差動対の入力対（Ｍ３のゲートとＭ４のゲート）には、入力端子の電圧（Ｖｉｎ）が共通に入力される。

前記第３の期間（ＴＢ）には、前記第１の差動対の入力対（Ｍ５及びＭ６のゲート）は、前記出力端子の電圧（Ｖｏｕｔ）及び前記参照電圧（Ｖｒｅｆ）から遮断され、前記第１及び第２の容量（Ｃ１及びＣ２）の蓄積電圧がそれぞれ入力され、前記第２の差動対の入力対の一方（Ｍ３のゲート）には、前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方に前記入力端子の電圧（Ｖｉｎ）が入力される。

本発明に係るオフセットキャンセルアンプにおいては、データ出力期間が第１及び第２及び第３の期間（ＴＣ、ＴＤ、ＴＢ）を含み、前記制御信号によって、第１乃至第６のスイッチ（Ｓ１〜Ｓ６）のオン・オフを制御し、前記第１の期間（ＴＣ）には、前記第２及び第６のスイッチ（Ｓ２、Ｓ６）はオフ状態とされ、前記第１の差動対の差動入力の一方（Ｍ６のゲート）にオン状態の前記第３のスイッチ（Ｓ３）を介して前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方にオン状態の第４のスイッチ（Ｓ４）を介して前記参照電圧（Ｖｒｅｆ）が入力され、前記第２の差動対の差動入力の一方（Ｍ３のゲート）にオン状態の前記第１のスイッチ（Ｓ１）を介して前記入力端子の電圧（Ｖｉｎ）が入力され、他方（Ｍ４のゲート）に前記入力端子の電圧（Ｖｉｎ）が入力され、前記第１及び第２の容量（Ｃ１及びＣ２）は、オン状態の前記第３、第５のスイッチ（Ｓ３、Ｓ５）を介して前記出力端子の電圧（Ｖｏｕｔ）が入力される。前記第２の期間（ＴＤ）には、前記第２、第５のスイッチ（Ｓ２、Ｓ５）はオフ状態とされ、前記第２の容量（Ｃ２）は、オン状態の前記第６のスイッチ（Ｓ６）を介して前記第１の差動対の差動入力の他方（Ｍ６のゲート）に接続されるとともに、前記参照電圧（Ｖｒｅｆ）が入力される。前記第３の期間（ＴＢ）には、前記第１、第３、第４、第５のスイッチ（Ｓ１、Ｓ３、Ｓ４、Ｓ５）はオフ状態とされ、前記第２の差動対の差動入力の一方（Ｍ３のゲート）に、オン状態の第２のスイッチ（Ｓ２）を介して前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方に前記入力端子の電圧（Ｖｉｎ）が入力される。

本発明において、参照電圧（Ｖｒｅｆ）を入力電圧（Ｖｉｎ）と関連付けてデータ出力期間毎に変化させると、出力電圧（Ｖｏｕｔ）を所望の電位にいち早く設定させることができる。また、この参照電圧（Ｖｒｅｆ）をＶｉｎと同一としてもよい。

本発明の一つのアスペクトに係る差動増幅器は、第１及び第２の差動対（（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４））と、前記第１及び第２の差動対の出力対に共通接続された負荷回路（Ｍ１、Ｍ２）と、を含む差動段と、前記第１及び第２の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する増幅段（１０３）と、第１及び第２の容量（Ｃ１及びＣ２）と、を備えたオフセットキャンセルアンプであって、前記第１及び第２の差動対の差動入力への信号入力を制御する制御信号が入力され、データ出力期間が第１乃至第３の期間（ＴＣ、ＴＤ、ＴＢ）を含み、前記第１の容量（Ｃ１）が前記第１の差動対の差動入力の一方（Ｍ５のゲート）に常時接続される。

前記第１の期間（ＴＣ）には、前記第１の差動対の差動入力の一方（Ｍ５のゲート）に前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方（Ｍ６のゲート）に入力端子の電圧（Ｖｉｎ）が入力され、前記第２の差動対の差動入力の一方（Ｍ３のゲート）に前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方（Ｍ４のゲート）に前記入力端子の電圧（Ｖｉｎ）が入力されるとともに、前記第２の容量（Ｃ２）が前記第１の差動対の差動入力の他方（Ｍ６）と遮断された状態で、前記第１及び第２の容量（Ｃ１及びＣ２）には共通に前記出力端子の電圧（Ｖｏｕｔ）が蓄積される。

前記第２の期間（ＴＤ）には、前記第２の差動対の差動入力の両方（Ｍ３及びＭ４のゲート）に前記入力端子の電圧（Ｖｉｎ）が共通に入力され、前記第１及び第２の容量（Ｃ１及びＣ２）とが遮断され、前記第２の容量（Ｃ２）は、前記第１の差動対の差動入力の他方（Ｍ６のゲート）と接続され、前記第１及び第２の容量（Ｃ１及びＣ２）にそれぞれ前記出力端子の電圧（Ｖｏｕｔ）及び前記入力端子の電圧（Ｖｉｎ）が蓄積される。

前記第３の期間（ＴＢ）には、前記第１の差動対の差動入力（Ｍ５及びＭ６のゲート）は、前記出力端子の電圧（Ｖｏｕｔ）及び前記入力端子の電圧（Ｖｉｎ）から遮断され、前記第１及び第２の容量（Ｃ１及びＣ２）の蓄積電圧がそれぞれ入力され、前記第２の差動対の差動入力の一方（Ｍ３のゲート）に前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方（Ｍ４のゲート）に前記入力端子の電圧（Ｖｉｎ）が入力される。

本発明に係るオフセットキャンセルアンプにおいては、データ出力期間が第１乃至第３の期間（ＴＣ、ＴＤ、及びＴＢ）を含み、第１乃至第６のスイッチ（Ｓ１〜Ｓ６）を備える。前記第１の期間（ＴＣ）には、前記第１及び第６のスイッチ（Ｓ１、Ｓ６）はオフ状態とされ、前記第１の差動対の差動入力の一方（Ｍ５のゲート）にオン状態の前記第３のスイッチ（Ｓ３）を介して前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方（Ｍ６のゲート）にオン状態の第４のスイッチ（Ｓ４）を介して前記入力端子の電圧（Ｖｉｎ）が入力され、前記第２の差動対の差動入力の一方（Ｍ３のゲート）にオン状態の前記第２のスイッチ（Ｓ２）を介して前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方（Ｍ４のゲート）に入力端子の電圧（Ｖｉｎ）が入力され、前記第１及び第２の容量（Ｃ１及びＣ２）は、オン状態の前記第３、第５のスイッチ（Ｓ３、Ｓ５）を介して前記出力端子の電圧（Ｖｏｕｔ）がそれぞれ入力される。

前記第２の期間（ＴＤ）には、前記第２、第５のスイッチ（Ｓ２、Ｓ５）はオフ状態とされ、前記第２の容量（Ｃ２）は、オン状態の前記第６のスイッチ（Ｓ６）を介して前記第１の差動対の差動入力の他方（Ｍ６のゲート）に接続されるとともに、前記入力端子の電圧（Ｖｉｎ）が入力される。

前記第３の期間（ＴＢ）には、前記第１、第３、第４、第５のスイッチ（Ｓ１、Ｓ３、Ｓ４、Ｓ５）はオフ状態とされ、前記第２の差動対の差動入力の一方（Ｍ３のゲート）に、オン状態の第２のスイッチ（Ｓ２）を介して前記出力端子の電圧（Ｖｏｕｔ）が入力され、他方（Ｍ４のゲート）に入力端子の電圧（Ｖｉｎ）が入力される。

本発明において、スイッチノイズを低減するために、前記第１の差動対の差動入力の一方（Ｍ５のゲート）と前記第３のスイッチ（Ｓ３）の接続点と、前記第１の容量（Ｃ１）との間に接続された、常時オン状態の第７のスイッチ（Ｓ７）を更に備え、前記第１及び第２の容量（Ｃ１及びＣ２）の容量値を等しくし、前記第３及び第４のスイッチ（Ｓ３及びＳ４）のトランジスタの素子サイズを等しくし、更に、前記第３及び第４のスイッチ（Ｓ３及びＳ４）の制御信号を同一としてもよい。

本発明によれば、２つの容量素子と２つの差動対の作用により、素子特性のばらつきやノイズに起因するオフセットを補正して、高い電圧精度の出力を可能としている。さらに、本発明によれば、そのオペアンプの構成において、入力容量の低減を図ることができる、という効果がある。

上記した本発明についてさらに詳細に記述すべく、添付図面を参照して以下に説明する。なお、各図において、同じ構成要素については、同一符号が付されている。

＜第１の実施形態＞
以下、本発明の第１の実施の形態について回路構成を説明する。図１は、本発明の第１の実施形態の差動増幅器の構成を示す図である。図１を参照すると、本実施形態に係る差動増幅器は、ソースが共通接続され差動対をなすＮＭＯＳトランジスタＭ５、Ｍ６と、ソースが共通接続され差動対をなすＮＭＯＳトランジスタＭ３、Ｍ４と、ソースが電源ＶＳＳに接続されドレインが差動対（Ｍ５、Ｍ６）の共通ソースに接続され、ゲートにバイアス電圧供給端子ＶＢＩＡＳからのバイアス電圧を受け電流源をなすＮＭＯＳトランジスタＭ８と、ソースが電源ＶＳＳに接続されドレインが差動対（Ｍ３、Ｍ４）の共通ソースに接続され、ゲートにバイアス電圧供給端子ＶＢＩＡＳからのバイアス電圧を受け電流源をなすＮＭＯＳトランジスタＭ９と、ソースが電源ＶＤＤに接続されドレインとゲートが接続されたＰＭＯＳトランジスタＭ１とソースが電源ＶＤＤに接続されゲートがＰＭＯＳトランジスタＭ１のゲートに接続されたＰＭＯＳトランジスタＭ２よりなり、差動対（Ｍ３、Ｍ４）と差動対（Ｍ５、Ｍ６）の共通の能動負荷をなすカレントミラー回路と、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４のドレインの接続点ＰＡの信号を受け、出力端子ＶＯＵＴに増幅された信号を出力する増幅段１０３と、一端が電源ＶＳＳに接続された容量Ｃ１、Ｃ２と、ＮＭＯＳトランジスタＭ３のゲートと入力端子ＶＩＮ及び出力端子ＶＯＵＴとの間にそれぞれ接続されたスイッチＳ１及びスイッチＳ２と、ＮＭＯＳトランジスタＭ５のゲートと出力端子ＶＯＵＴとの間に接続されたスイッチＳ３と、参照電圧供給端子ＶＲＥＦとＮＭＯＳトランジスタＭ６のゲートとの間に接続されたスイッチＳ４と、容量Ｃ２の他端と出力端子ＶＯＵＴ及びＮＭＯＳトランジスタＭ６のゲートとの間にそれぞれ接続されたスイッチＳ５及びスイッチＳ６と、容量Ｃ１の他端とＮＭＯＳトランジスタＭ５のゲートとの間に接続されたスイッチＳ７とを備えている。なお、図１において、差動対（Ｍ３、Ｍ４）、電流源（Ｍ９）、カレントミラー回路（Ｍ１、Ｍ２）、スイッチ（Ｓ１、Ｓ２）は差動回路１０１を構成し、差動対（Ｍ５、Ｍ６）、電流源（Ｍ８）、容量（Ｃ１、Ｃ２）、スイッチ（Ｓ１３〜Ｓ７）はオフセットキャンセル回路１０２を構成している。

図２は、１データ出力期間における図１のオフセットキャンセルアンプの各スイッチのオン・オフの制御を示すタイムチャートの一実施例であり、容量Ｃ２による入力容量の増加を抑制する制御の仕方が示されている。

参照電圧Ｖｒｅｆがデータ出力期間毎に変化する場合に、外部電源からの参照電圧供給端子ＶＲＥＦから容量Ｃ２へ十分な電荷供給が必要となるが、図２の制御を行うことで、実効的な入力容量を低減することができる。

以下、図２の制御による図１のオフセットキャンセルアンプの動作について説明する。図２において、１データ出力期間はオフセット検出期間ＴＡとオフセットキャンセル期間ＴＢからなる。さらに、オフセット検出期間ＴＡは、入力容量低減期間ＴＣとオフセット充放電期間ＴＤからなる。したがって、期間ＴＣ、ＴＤ、ＴＢの３つの期間からなる。

まず、期間ＴＣにおいて、スイッチＳ１、Ｓ３、Ｓ４、Ｓ５がオンとされ、スイッチＳ２、Ｓ６がオフとされる。このとき、容量Ｃ２は、スイッチＳ６がオフのためトランジスタＭ６のゲートから遮断され、オン状態のスイッチＳ５を介して出力端子ＶＯＵＴに接続される。差動対（Ｍ５、Ｍ６）は、その非反転入力側（Ｍ６のゲート）に参照電圧Ｖｒｅｆが入力され、反転入力側（Ｍ５のゲート）には、オン状態のスイッチＳ３を介して出力電圧Ｖｏｕｔが帰還入力される。また、スイッチＳ１がオンであるため、トランジスタＭ３、Ｍ４のゲートには、入力電圧Ｖｉｎが共通に入力される。

このとき、出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆを基準として、トランジスタの特性ばらつきの影響を受けた電圧となって、
Ｖｏｕｔ＝Ｖｒｅｆ＋Ｖｏｆ
となる（Ｖｏｆはオフセット電圧）。

よって、期間ＴＣでは、容量Ｃ２をトランジスタＭ６のゲートと切り離すとともに、容量Ｃ１及びＣ２を出力端子ＶＯＵＴと接続することにより、容量Ｃ１、Ｃ２の端子電圧を、（Ｖｒｅｆ＋Ｖｏｆ）に設定する予備駆動期間である。

次に、期間ＴＤにおいて、スイッチＳ１、Ｓ３、Ｓ４、Ｓ６がオンとされ、スイッチＳ２、Ｓ５がオフとされる。このとき、容量Ｃ２は出力端子ＶＯＵＴから遮断され、スイッチＳ６を介してトランジスタＭ６のゲートに接続されるとともに、スイッチＳ４を介して参照電圧供給端子ＶＲＥＦに接続される。その結果、容量Ｃ２の蓄積電圧は（Ｖｒｅｆ＋Ｖｏｆ）からＶｒｅｆに変化する。この容量Ｃ２の電位変化分Ｖｏｆは、外部供給端子のＶＲＥＦからの供給電荷によって生じるものであるが、Ｖｏｆは比較的小さな電圧であるので、外部から供給電荷量が少なくて済み、実効的な入力容量を抑えることができる。

次に、期間ＴＢにおいて、スイッチＳ２、Ｓ６がオンとされ、スイッチＳ１、Ｓ３、Ｓ４、Ｓ５がオフとされる。

このとき、容量Ｃ２、Ｃ１には、期間ＴＤに蓄積された電圧
Ｖｒｅｆ、（Ｖｒｅｆ＋Ｖｏｆ）
がそれぞれ保持される。

差動対（Ｍ５、Ｍ６）の入力対（Ｍ５、Ｍ６のゲート）には、容量Ｃ１、Ｃ２で保持された電圧がそれぞれ入力されるので、期間ＴＤと同様の電圧が入力されることになる。また、差動対（Ｍ３、Ｍ４）は、その非反転入力端子（Ｍ４のゲート）には入力電圧Ｖｉｎが入力され、反転入力端子（Ｍ３のゲート）には出力電圧Ｖｏｕｔが入力される。

ここで、差動対（Ｍ５、Ｍ６）に入力される電圧は、期間ＴＤ及び期間ＴＢを通じて変化しない。したがって、差動対（Ｍ３、Ｍ４）に入力される電圧の状態も、期間ＴＤと同様の状態が保持される。よって、期間ＴＢにおいて、
Ｖｏｕｔ＝Ｖｉｎ
となり、オフセットがキャンセルされる。

したがって、第１の実施形態に示したオフセットキャンセルアンプの場合、一連のスイッチ制御によって、トランジスタの特性ばらつきやノイズ等の影響を抑制し、高精度な電圧出力を行うことができる。

また、出力電圧Ｖｏｕｔを容量Ｃ２に一旦蓄積する入力容量低減期間ＴＣを設けることで、入力容量の増加を抑制し、消費電力の増加を抑えることができる。

なお、図１において、常時オンのスイッチＳ７が設けられている理由は、スイッチＳ３及びＳ４がオンからオフへ移行する際（期間ＴＡからＴＢに移行する際）に生じるスイッチノイズの影響を抑制するためである。スイッチノイズは、第１の差動対（Ｍ５、Ｍ６）の差動入力のそれぞれにつながるインピーダンス（容量素子とトランジスタの寄生容量）を同一にすることにより抑制できるため、スイッチＳ６と対をなすようにスイッチＳ７を設けることが望ましい。さらに、スイッチＳ６とスイッチＳ７の素子サイズを同一にして、また、容量Ｃ１と容量Ｃ２は、好ましくは、同一製造プロセスで作製され、容量値は同一とされる。

図３は、図１に示したオフセットキャンセルアンプの変形例である。スイッチの制御、及び、回路の動作・作用は、図１の回路と同様である。図１と図３の相違点は、スイッチＳ５の位置が異なっていることのみである。すなわち、入力容量低減期間ＴＣにおいて、図１の場合、容量Ｃ２はオン状態のスイッチＳ５を介して充電（放電）される。一方、図３の場合、容量Ｃ２はオン状態のスイッチＳ３、Ｓ５（さらに常時オンのＳ７）を介して充電（放電）される。図３の効果は図１と同様である。

＜第２の実施形態＞
以下、本発明の第２の実施の形態について回路構成を説明する。図４は、本発明の第２の実施形態の差動増幅器の構成を示す図である。図４は、第１の実施形態の図１の構成において、参照電圧供給端子ＶＲＥＦを入力端子ＶＩＮと同一にしている。すなわち、図１に示した第１の実施形態との相違点は、スイッチＳ４の接続である。第１の実施形態ではスイッチＳ４は、参照電圧供給端子ＶＲＥＦと、ＭＯＳトランジスタＭ６のゲートとスイッチＳ６の接続点との間に設けられているのに対して、図４の構成の場合、スイッチＳ４は、入力端子ＶＩＮと、ＭＯＳトランジスタＭ６のゲートとスイッチＳ６の接続点との間に設けられ、参照電圧Ｖｒｅｆを入力電圧Ｖｉｎとしている。その他の構成は、図１と同様である。１データ出力期間におけるのオフセットキャンセルアンプの各スイッチのオン・オフの制御を示すタイムチャートは、図２と同様の制御である。

まず、期間ＴＣにおいて、スイッチＳ１、Ｓ３、Ｓ４、Ｓ５がオンとされ、スイッチＳ２、Ｓ６がオフとされる。このとき、容量Ｃ２はトランジスタＭ６のゲートから遮断され、オン状態のスイッチＳ５、Ｓ７、Ｓ３を介して出力端子ＶＯＵＴに接続される。また、差動対（Ｍ５、Ｍ６）には、非反転入力側（Ｍ６のゲート）に入力端子ＶＩＮが接続され、反転入力側（Ｍ５のゲート）に出力端子ＶＯＵＴが帰還接続される。また、第２の差動対（Ｍ３、Ｍ４）の両方の入力に入力電圧Ｖｉｎが共通入力される。

このとき、出力電圧Ｖｏｕｔは、電圧Ｖｉｎを基準として、トランジスタの特性ばらつきの影響を受けた電圧となって、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆ
となる（Ｖｏｆはオフセット電圧）。

よって、期間ＴＣでは、容量Ｃ２をＮＭＯＳトランジスタＭ６のゲートから切り離すとともに、容量Ｃ１の一端及び容量Ｃ２の一端を、出力端子ＶＯＵＴと接続することにより、容量の電位を、
ＶＲＥＦ＋Ｖｏｆ
に予備駆動する。

次に、期間ＴＤにおいて、スイッチＳ１、Ｓ３、Ｓ４、Ｓ６がオンとされ、スイッチＳ２、Ｓ５がオフとされる。このとき、容量Ｃ２は出力端子ＶＯＵＴから遮断され、スイッチＳ６を介してトランジスタＭ６のゲートに接続されるとともに、スイッチＳ４を介して入力電圧端子Ｖｉｎに接続される。このとき、容量Ｃ２の蓄積電圧は、（Ｖｉｎ＋Ｖｏｆ）から、Ｖｉｎに変化する。この容量Ｃ２の電位変化分Ｖｏｆは、外部参照電圧供給端子ＶＲＥＦからの供給電荷によって生じるものであるが、Ｖｏｆは比較的小さな電圧であるので、外部から供給電荷量が少なくて済み、実効的な入力容量を抑えることができる。

次に、期間ＴＢにおいて、スイッチＳ２、Ｓ６がオンとされ、スイッチＳ１、Ｓ３、Ｓ４、Ｓ５がオフとされる。

このとき、容量Ｃ２、容量Ｃ１には、期間ＴＤに蓄積された電圧、
Ｖｉｎ、（Ｖｉｎ＋Ｖｏｆ）
がそれぞれ保持される。差動対（Ｍ５、Ｍ６）の入力対には、容量Ｃ１、Ｃ２で保持された電圧が入力されるので、期間ＴＤと同様の電圧が入力される。また、差動対（Ｍ３、Ｍ４）は、非反転入力端子（Ｍ４のゲート）に入力電圧Ｖｉｎが入力され、反転入力端子（Ｍ３のゲート）に出力電圧Ｖｏｕｔが入力される。

ここで、差動対（Ｍ５、Ｍ６）に入力される電圧は、期間ＴＤ及び期間ＴＢを通じて変化しない。したがって、差動対（Ｍ３、Ｍ４）に入力される電圧の状態も、期間ＴＤと同様（Ｖｉｎ）の状態が保持される。よって、期間ＴＢにおいて、
Ｖｏｕｔ＝Ｖｉｎ
となり、オフセットがキャンセルされる。

第２の実施形態では、入力電圧Ｖｉｎを参照して容量Ｃ１及びＣ２に電位が蓄積される。入力電圧Ｖｉｎはデータ出力期間毎に変化し、それに伴って容量Ｃ２を再度充電（放電）する必要があるが、期間ＴＣにおいて出力電圧Ｖｏｕｔを容量Ｃ２に一旦蓄積することにより、外部入力端子から容量Ｃ２に供給する電荷量を減らすことができる。よって、入力容量を低減することができる。

したがって、一連のスイッチ制御によって、トランジスタの特性ばらつきやノイズ等の影響を抑制し、高精度な電圧出力を行うことができる。また、出力電圧Ｖｏｕｔを容量Ｃ２に一旦蓄積する入力容量低減期間ＴＣを設けることで、入力容量の増加を抑制し、消費電力の増加を抑えることができる。

なお、容量Ｃ１及びＣ２の２つの容量素子を差動対の入力に用いる方法は、特許文献３（図２１）に示されているが、容量Ｃ２への接続関係と容量Ｃ２を備える目的と効果が本発明と異なる。

図２１の構成では、容量Ｃ２は、オフセット検出期間の短縮の目的で備えられており、１水平期間前の出力電位Ｖｏｕｔを容量Ｃ２へ蓄積する。すなわち、図２２の期間Ｔ０３にて、オン状態のスイッチＳ４を介して容量Ｃ２に出力電圧Ｖｏｕｔを蓄積するが、この際、出力端子ＶＯＵＴが容量Ｃ２に接続されるだけでなく、第１の差動対の非反転入力側（Ｍ６のゲート）にも接続され、一部正帰還がかかる。

期間Ｔ０３における出力端子ＶＯＵＴは、差動対（Ｍ５、Ｍ６）の非反転入力側（Ｍ６のゲート）と差動対（Ｍ３、Ｍ４）の反転入力側（Ｍ３のゲート）の両方に接続されるため、出力精度が悪化する。

これに対し、図４の構成では、容量Ｃ２は、容量に蓄積されるノイズの影響を抑制するために備えられている。また、容量Ｃ２による入力容量の増加を抑えるために、期間ＴＣで容量Ｃ２を出力電位Ｖｏｕｔで蓄積する。さらに、期間ＴＣにおいて、スイッチＳ６によって、非反転入力側（Ｍ６のゲート）と容量Ｃ２の間を遮断することで出力電圧Ｖｏｕｔの動作安定性を確保し、出力精度の悪化は生じない。

なお、上記特許文献３には、非反転入力端子（Ｍ６のゲート）と出力端子ＶＯＵＴの接続による出力精度の悪化や、本発明のようなスイッチＳ６による遮断についての議論は、何ら言及されていないことを付言しておく。

＜第３の実施形態＞
以下、本発明の第３の実施の形態について回路構成を説明する。図５は、本発明の第３の実施形態の差動増幅器の構成を示す図である。なお、図５の構成は、図４の構成と同一であるが、スイッチ制御が相違している。本実施形態の構成は、入力容量の増加を抑制するとともに、スルーレートを向上させてオフセット検出期間の短縮を図ることができる構成である。

図５を参照すると、本実施形態にかかる差動増幅器は、電流源（ＶＢＩＡＳが供給されるトランジスタＭ８）で駆動される差動対（Ｍ５、Ｍ６）と、電流源（Ｍ９）で駆動される差動対（Ｍ３、Ｍ４）とが、負荷回路に共通接続された構成となっている。図５では、具体的な負荷回路として、ダイオード接続されたトランジスタＭ１と、Ｍ１のゲートにゲートが接続されたトランジスタＭ２から構成されている。

差動対（Ｍ５、Ｍ６）の一方のトランジスタＭ５のゲートは、スイッチＳ３を介して出力端子ＶＯＵＴに接続される。また差動対（Ｍ５、Ｍ６）の他方のトランジスタＭ６のゲートには、スイッチＳ４を介して入力端子ＶＩＮに接続される。差動対（Ｍ３、Ｍ４）の一方のトランジスタＭ３のゲートは、スイッチＳ２を介して出力端子ＶＯＵＴに接続されるとともに、スイッチＳ１を介して入力端子ＶＩＮに接続される。差動対（Ｍ３、Ｍ４）の他方のトランジスタＭ４のゲートには、直接入力端子ＶＩＮが接続される。トランジスタＭ５、Ｍ６のそれぞれのゲートと低電位の電源ＶＳＳとの間には、それぞれ、常時オンのスイッチＳ７を介して容量Ｃ１が接続され、スイッチＳ６を介して容量Ｃ２が接続される。また、出力端子ＶＯＵＴは、スイッチＳ５を介してＣ２にも接続される。差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）の出力端（トランジスタＭ２とＭ４の共通ドレイン端、ＰＡ）と、出力端子ＶＯＵＴ（ＰＢ）との間には、増幅段１０３が接続されている。

図６は、１データ出力期間における図５のオフセットキャンセルアンプの各スイッチのオン・オフの制御を示すタイムチャートの一実施例であり、容量Ｃ２による入力容量の増加を抑制する制御の仕方が示されている。入力電圧Ｖｉｎがデータ出力期間毎に変化し、外部電源からの供給端子ＶＩＮから容量Ｃ２への十分な電荷供給が必要となるが、図６の制御を行うことで、実効的な入力容量を低減することができる。

以下、図６の制御による図５のオフセットキャンセルアンプの動作について説明する。図６において、１データ出力期間はオフセット検出期間ＴＡとオフセットキャンセル期間ＴＢからなる。さらに、オフセット検出期間ＴＡは、入力容量低減期間ＴＣとオフセット充放電期間ＴＤからなる。したがって、期間ＴＣ、ＴＤ、ＴＢの３つの期間からなる。

まず、期間ＴＣにおいて、スイッチＳ２、Ｓ３、Ｓ４、Ｓ５がオンとされ、スイッチＳ１、Ｓ６がオフとされる。このとき、容量Ｃ２はトランジスタＭ６のゲートから遮断され、オン状態のスイッチＳ５を介して出力端子ＶＯＵＴに接続される。また、差動対（Ｍ５、Ｍ６）は、非反転入力端子（Ｍ６のゲート）には入力電圧Ｖｉｎが入力され、反転入力端子（Ｍ５のゲート）には出力電圧Ｖｏｕｔが帰還入力される。さらに、差動対（Ｍ３、Ｍ４）においても、非反転入力端子（Ｍ４のゲート）には入力電圧Ｖｉｎが入力され、反転入力端子（Ｍ５のゲート）には出力電圧Ｖｏｕｔが帰還入力される。

このとき、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎを基準として、トランジスタの特性ばらつきの影響を受けた電圧となり、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆ
となる。

よって、期間ＴＣでは、容量Ｃ２をトランジスタＭ６のゲートと切り離すとともに、容量Ｃ１及びＣ２を出力端子ＶＯＵＴと接続することにより、容量の電位を
Ｖｉｎ＋Ｖｏｆ
に予備駆動する期間である。

次に、期間ＴＤにおいて、スイッチＳ１、Ｓ３、Ｓ４、Ｓ６がオンとされ、スイッチＳ２、Ｓ５がオフとされる。このとき、容量Ｃ２は出力端子ＶＯＵＴから遮断され、オン状態のスイッチＳ６を介してトランジスタＭ６のゲートに接続されるとともに、オン状態のスイッチＳ４を介して入力端子ＶＩＮに接続される。

このとき、容量Ｃ２の蓄積電圧は、Ｖｉｎ＋ＶｏｆからＶｉｎに変化する。この容量Ｃ２の電位変化分Ｖｏｆは、外部供給端子のＶＩＮからの供給電荷によって生じるものであるが、Ｖｏｆは比較的小さな電圧であるので、外部から供給電荷量が少なくて済み、実効的な入力容量を抑えることができる。

次に、期間ＴＢにおいて、スイッチＳ２、Ｓ６がオンとされ、スイッチＳ１、Ｓ３、Ｓ４、Ｓ５がオフとされる。

このとき、容量Ｃ２、Ｃ１には、期間ＴＤに蓄積された電圧
Ｖｉｎ、Ｖｉｎ＋Ｖｏｆ
がそれぞれ保持される。差動対（Ｍ５、Ｍ６）の入力には、容量で保持された電圧が入力されるので、期間ＴＤと同様の電圧が入力される。また、差動対（Ｍ３、Ｍ４）は、非反転入力端子（Ｍ４のゲート）にＶｉｎが入力され、反転入力端子（Ｍ３のゲート）に出力電圧Ｖｏｕｔが入力される。

ここで、差動対（Ｍ５、Ｍ６）の入力対に入力される電圧は、期間ＴＤ、ＴＢを通じて変化しない。したがって、差動対（Ｍ３、Ｍ４）の入力対に入力される電圧の状態も、期間ＴＤと同様の状態が保持される。よって、期間ＴＢにおいて、
Ｖｏｕｔ＝Ｖｉｎ
となり、オフセットがキャンセルされる。

本実施形態では、期間ＴＣに、差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）をともに帰還接続することでスルーレートを向上させて、期間ＴＣをより短い期間に設定することができる。また、期間ＴＣから期間ＴＤに移行する際、出力電圧Ｖｏｕｔが比較的小さい電圧Ｖｏｆしか変化しないため、期間ＴＤも短い期間に設定することができる。よって、オフセット検出期間を短縮することができる。

したがって、実施形態３に示したオフセットキャンセルアンプの場合、一連のスイッチ制御によって、トランジスタの特性ばらつきやノイズ等の影響を抑制し、高精度な電圧出力を行うことができる。また、出力電圧Ｖｏｕｔを容量Ｃ２に一旦蓄積する入力容量低減期間ＴＣを設けることで、入力容量の増加を抑制し、消費電力の増加を抑えることができる。さらに、２つの差動対で帰還をかけるために、オフセット検出期間を短縮することができる。

図７及び図８は、図５に示したオフセットキャンセルアンプの変形例である。スイッチの制御、及び、回路の動作・作用は、図５の回路と同様である。図５と図７及び図８の相違点は、スイッチＳ５の位置が異なっていることのみである。すなわち、入力容量低減期間ＴＣにおいて、図５の場合、容量Ｃ２はオン状態のスイッチＳ５を介して充電（放電）される。一方、図７の場合、容量Ｃ２はオン状態のスイッチＳ３、Ｓ５（さらに常時オンのＳ７）を介して充電（放電）される。

図８の場合、容量Ｃ２はオン状態のスイッチＳ２、Ｓ５を介して充電（放電）される。図７及び図８の効果は図５と同様である。

＜第４の実施形態＞
以下、本発明の第４の実施の形態について回路構成を説明する。図９は、本発明の第４の実施形態の差動増幅器の構成を示す図である。図９に示した構成は、入力容量の増加を抑制するとともに、スイッチノイズキャンセル回路を備えて、更なる高精度出力化を図っている。

図９に示した構成は、第１の実施形態（図１）を変形したものであり、図１との相違点は、スイッチノイズのキャンセル動作を行うスイッチＳ３Ｂ、Ｓ４Ｂをさらに備えていることである。スイッチの制御は、図２と同様であるが、スイッチＳ３Ｂ及びＳ４Ｂは、それぞれ、スイッチＳ３及びＳ４の制御信号の逆相信号で制御される。すなわち、スイッチＳ３、Ｓ４がオン状態のとき、スイッチＳ３Ｂ、Ｓ４Ｂはオフ状態とされ、スイッチＳ３、Ｓ４がオフ状態のとき、スイッチＳ３Ｂ、Ｓ４Ｂはオン状態とされる。

スイッチノイズについて補足説明すると、ノイズの主たる原因は、スイッチオフ時のチャネル電荷注入とクロックフィードスルーの２つがある。チャネル電荷注入は、スイッチがオフするときに、トランジスタの反転層内の電荷が、ソース及びドレイン端子に抜けていくことである。

また、クロックフィードスルーは、トランジスタのゲート−ドレイン、あるいは、ゲート−ソースのオーバーラップ容量を通して、サンプリング容量にクロックの変化が漏れ出すことにより生じる誤差電圧である。

例えば、ＭＯＳスイッチにおいて、トランジスタのゲート入力端の信号ＶＣＬＫがオフした場合に、チャネル電荷注入による電荷がソース・ドレインにそれぞれ２分の１ずつ分配されると仮定した場合、チャネル電荷注入による電圧誤差ΔＶは式（１）で表される。

ここで、Ｗはチャネル幅、Ｌはチャネル長、ＶＤＤは電源電圧、Ｖｉｎは入力電圧、ＶＴＨはトランジスタのしきい値電圧、ＣＨはサンプリング容量値、ＣＯＸは単位面積当たりのゲート酸化膜容量値である。

また、クロックフィードスルーによる電圧誤差ΔＶは、式（２）で表される。

ここで、ＣＯＶは、単位ゲート幅当たりのオーバーラップ容量である。

式（１）および（２）より、スイッチノイズを低減するには、サンプリング容量ＣＨをある程度大きくする必要がある。

また、チャネル電荷注入による電圧誤差は、入力電圧Ｖｉｎの依存性があるが、クロックフィードスルーによる電圧誤差は、入力電圧Ｖｉｎの依存性がない。

次に、上記のスイッチノイズをキャンセルするために備えられた図９のスイッチＳ３Ｂ及びＳ４Ｂの作用について、図１０を併用して説明する。図１０（ａ）は、ＰＭＯＳトランジスタのみで構成されるスイッチ回路である。図１０（ｂ）は、ＮＭＯＳトランジスタのみで構成されるスイッチ回路である。図１０（ｃ）はＰＭＯＳとＮＭＯＳトランジスタで構成されるスイッチ回路である。トランジスタＭ３１（またはＭ４１）は、図９のスイッチＳ３及びＳ４に対応するものであり、トランジスタＭ３２（またはＭ４２）は、スイッチＳ３Ｂ及びＳ４Ｂに対応するものである。

まず、オフセット検出期間ＴＡにて、スイッチＳ３及びＳ４がオンとされているため、容量Ｃ１及びＣ２には所定の電位が設定される。図１０に示される記号によって説明すると、スイッチ制御クロックφａがＨＩＧＨレベルとなり、φｂがＬＯＷレベルとなり、Ｍ３１（Ｍ４１）のドレイン・ソースは導通状態となる。

次に、オフセットキャンセル期間ＴＢにおいて、スイッチＳ３及びＳ４がオフ状態とされ、スイッチＳ３Ｂ及びＳ４Ｂがオン状態とされる。

図１０に示される記号によって説明すると、スイッチ制御クロックφａがＬＯＷレベルとなり、φｂがＨＩＧＨレベルとなり、Ｍ３１（Ｍ４１）のドレイン・ソースは非導通状態となる。Ｍ３１（Ｍ４１）が導通から非道通状態に移行する際、Ｍ３１（Ｍ４１）のチャネル電荷がドレイン・ソースに分配され、かつ、クロックがトランジスタの容量結合を介して伝わり、スイッチノイズが発生する。

しかしながら、スイッチノイズによる電荷発生を相殺するように、逆相クロックが入力されるＭ３２（Ｍ４２）から電荷が発生するので、スイッチノイズは抑制される。ここで、トランジスタＭ３２（Ｍ４２）のゲート幅は、Ｍ３１（Ｍ４１）のゲート幅の半分とするのが望ましい。なお、これらのスイッチノイズキャンセルについての考察は、上記非特許文献１に記述されている。

ただし、図１０に示されるノイズキャンセル回路では、スイッチノイズによる電位誤差の絶対値を小さくすることはできるが限界がある。クロックフィードスルーは、チャネル幅を２分の１とすることで、完全に抑制されるが、チャネル電荷注入は、チャネル電荷の２分の１がソース・ドレインに均等に分配されるとは限らず、この電荷の分配に関して正確にモデル化することは難しい。チャネル電荷注入による影響が抑制できない場合、キャンセル後においても、入力電圧依存性をもったノイズが残り、最終的にオフセットキャンセルアンプのオフセットの一因となる。

図９の回路構成では、期間ＴＣから期間ＴＤに移行する際に生じるスイッチＳ３及びＳ４のスイッチノイズの絶対値をスイッチＳ３Ｂ及びＳ４Ｂの作用で小さくしたうえ、差動対（Ｍ５、Ｍ６）に容量Ｃ１及びＣ２の蓄積電位をそれぞれ入力することで、更なるスイッチノイズの抑制を図っている。

したがって、第４の実施形態に示したオフセットキャンセルアンプは、スイッチノイズをほぼ完全に相殺し、一連のスイッチ制御によって、トランジスタの特性ばらつきやノイズ等の影響を抑制して、より高精度な電圧出力を行うことができる。スイッチＳ３Ｂ及びＳ４Ｂの作用によって、より高精度出力が可能であるので、実際の設計においては、容量Ｃ１及びＣ２の容量値を小さくできるという効果がある。

＜第５の実施形態＞
以下、本発明の第５の実施の形態について回路構成を説明する。図１１は、本発明の第５の実施形態の差動増幅器の構成を示す図である。図１１の構成は、第１の実施形態（図１）の増幅段１０３を増幅段１０４に変更した構成である。図１１において、増幅段１０４は、第１の差動対（Ｍ５、Ｍ６）及び第２の差動対（Ｍ３、Ｍ４）の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、その出力端子にＶＯＵＴが接続された、差動増幅段である。増幅段１０４の作用は、増幅段１０３の作用と同様である。

＜第６の実施形態＞
以下、本発明の第６の実施の形態について回路構成を説明する。図１２は、本発明の第６の実施形態の差動増幅器の構成を示す図である。図１２は、本発明の第１の実施形態の図１のオペアンプと、その逆極性で構成されたオペアンプを組み合わせた構成である。各スイッチの制御については、図２と同様である。

図１２を参照すると、ＮＭＯＳの差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）と、PMOSの差動対（Ｍ２５、Ｍ２６）、（Ｍ２３、Ｍ２４）を備えている。より詳細には、差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）に共通接続されたＰＭＯＳの負荷回路（Ｍ１及びＭ２からなるカレントミラー回路）と、差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）にそれぞれ電流を供給する電流源（ＶＢＩＡＳがゲートに入力されるＮＭＯＳトランジスタＭ８、Ｍ９）と、差動対（Ｍ２５、Ｍ２６）、（Ｍ２３、Ｍ２４）に共通接続されたＮＭＯＳの負荷回路（Ｍ２１及びＭ２２からなるカレントミラー回路）と、差動対（Ｍ２５、Ｍ２６）、（Ｍ２３、Ｍ２４）にそれぞれ電流を供給する電流源（ＶＢＩＡＳ２がゲートに入力されるＰＭＯＳトランジスタＭ２８、Ｍ２９）と、差動対（Ｍ５、Ｍ６）、（Ｍ３、Ｍ４）の共通の出力信号を受ける増幅段１０３と、差動対（Ｍ２５、Ｍ２６）、（Ｍ２３、Ｍ２４）の共通の出力信号を受ける増幅段２０３と、を備えている。差動対（Ｍ５、Ｍ６）の入力（ゲート）対と差動対（Ｍ２５、Ｍ２６）の入力（ゲート）対がそれぞれ接続され、差動対（Ｍ３、Ｍ４）の入力（ゲート）対と差動対（Ｍ２３、Ｍ２４）の入力（ゲート）対がそれぞれ接続されている。容量Ｃ１、Ｃ２、スイッチの接続構成は、図１の構成と同様とされ、一端が電源ＶＳＳに接続された容量Ｃ１、Ｃ２と、ＮＭＯＳトランジスタＭ３のゲートとＶＩＮとＶＯＵＴとの間に接続されたスイッチＳ１、Ｓ２と、ＮＭＯＳトランジスタＭ５のゲートとＶＯＵＴの間に接続されたスイッチＳ３と、参照電圧ＶＲＥＦとＮＭＯＳトランジスタＭ６のゲートとの間に接続されたスイッチＳ４と、容量Ｃ２の他端とＶＯＵＴ、ＮＭＯＳトランジスタＭ６のゲートとの間に接続されたスイッチＳ５、Ｓ６と、容量Ｃ１の他端と、ＮＭＯＳトランジスタＭ５のゲートの間に接続されたスイッチＳ７を備えている。

本実施例は、図２に示したスイッチ制御が行われる。データ出力期間の第１の期間ＴＣには、第２及び第４の差動対の差動入力には、一方にオン状態のスイッチＳ１を介して入力端子ＶＩＮが接続され、他方に入力端子ＶＩＮが接続され、第１及び第３の差動対の差動入力には、一方にオン状態のＳ３を介して出力端子ＶＯＵＴが接続され、他方にオン状態のＳ４を介して参照電圧供給端子ＶＲＥＦが接続される。また、第１及び第３の差動対の差動入力には、一端が低電位側電源ＶＳＳに接続された容量Ｃ１、Ｃ２の他端がそれぞれスイッチを介して接続されており、容量Ｃ１、Ｃ２の両方に出力電圧Ｖｏｕｔを蓄積する。

第２の期間ＴＤには、スイッチＳ５がオフ状態とされ、スイッチＳ６がオン状態とされる。このとき、容量Ｃ２の接続は出力端子ＶＯＵＴから参照電圧供給端子ＶＲＥＦに切り替えられるため、容量Ｃ２には、オン状態のスイッチＳ４及びＳ６を介して参照電圧Ｖｒｅｆが蓄積される。期間ＴＣにおいて容量Ｃ２には、Ｖｏｕｔ、すなわち、（Ｖｒｅｆ＋Ｖｏｆ）の電圧が蓄積されていたため、期間ＴＤにおける容量Ｃ２への充電（放電）は、オフセット電圧分Ｖｏｆのみでよく、外部端子からの電荷供給量を小さくできる。

第３の期間ＴＢには、スイッチＳ１、Ｓ３、Ｓ４、Ｓ５がオフ状態とされる。このとき、第２及び第４の差動対の一方には、オン状態のスイッチＳ２を介して出力端子ＶＯＵＴが接続され、他方には入力端子ＶＩＮが接続される。

ここで、第１及び第３の差動対に入力される電圧は、期間ＴＤ、ＴＢを通じて変化しない。したがって、第２及び第４の差動対に入力される電圧の状態も、期間ＴＤと同様の状態が保持される。よって、期間ＴＢにおいて、Ｖｏｕｔ＝Ｖｉｎ となり、オフセットがキャンセルされる。

図１２において、ＮＭＯＳの第１及び第２の差動対と、ＰＭＯＳの第３及び第４の差動対とが、それぞれ入力対が接続され、入力トランジスタが２つの極性を持っているが、容量はＣ１及びＣ２の２つのままでよい。また、Rail-to-Rail構成であるので、広い出力電圧範囲にわたって、負荷を高速に駆動できる。なお、増幅段１０３及び１０４の間に、浮遊電流源などの連絡段をもたせて相互作用を生じる構成をとることも可能である。

以上、本発明の実施の形態、及び、具体的な実施の例について説明した。なお、本発明は、上記の実施の形態の構成に限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形や修正を含むことは勿論である。

本発明の第１の実施形態の構成を示す図である。 本発明の第１の実施形態のスイッチ制御の一例を示す図である。 本発明の第１の実施形態の一変形例を示す図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第３の実施形態の構成を示す図である。 本発明の第３の実施形態のスイッチ制御の一例を示す図である。 本発明の第３の実施形態の一変形例を示す図である。 本発明の第３の実施形態の一変形例を示す図である。 本発明の第４の実施形態の構成を示す図である。 本発明の第４の実施形態で用いるスイッチノイズキャンセル回路の一例を示す図である。 本発明の第５の実施形態の構成を示す図である。 本発明の第６の実施形態の構成を示す図である。 従来用いられているオペアンプの構成を示す図である。 従来用いられるオフセットキャンセルアンプの構成を示す図である。 図１４に示されるオフセットキャンセルアンプの制御方法を示すタイムチャートである。 特許文献１（特開２００１−２９２０４１号公報）の第１の実施形態に記載されるオフセットキャンセルアンプの構成を示す図である。 特許文献１（特開２００１−２９２０４１号公報）の第１の実施形態に記載されるオフセットキャンセルアンプの制御方法を示すタイムチャートである。 特許文献１（特開２００１−２９２０４１号公報）の第４の実施形態に記載されるオフセットキャンセルアンプの構成を示す図である。 特許文献１（特開２００１−２９２０４１号公報）の第４の実施形態に記載されるオフセットキャンセルアンプの制御方法を示すタイムチャートである。 特許文献２（特開２００３−１６８９３６号公報）の第１の実施形態に記載されるオフセットキャンセルアンプの構成を示す図である。 特許文献３（特開２００５−１１７５４７号公報）の第１の実施形態に記載されるオフセットキャンセルアンプの構成を示す図である。 特許文献３（特開２００５−１１７５４７号公報）の第１の実施形態に記載されるオフセットキャンセルアンプの制御方法を示すタイムチャートである。

符号の説明

１０１ 差動回路
１０２ オフセットキャンセル回路
１０３、１０４、２０３ 出力段増幅回路
８０１、８０２、８０３ スイッチ
８１０ オペアンプ
８１１、９０２ オフセットキャンセル回路
９０１ 差動回路
９０３ 出力段増幅回路
９０４ ダミースイッチ回路
ＣＨ サンプリング容量
Ｃ１、Ｃ２ 容量
Ｃｏｆｆ オフセット検出用容量
Ｍ１〜Ｍ９、Ｍ２１〜Ｍ２９、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２ トランジスタ
ＰＡ 差動段出力
ＰＢ 出力段増幅回路出力
ＰＣ 容量端ノード
Ｓ１〜Ｓ７ スイッチ
Ｔ０１ オフセット検出期間
Ｔ０２ オフセット補正出力期間
Ｔ０３ 容量の充電・放電期間
ＴＡ オフセット検出期間
ＴＢ オフセットキャンセル期間
ＴＣ 入力容量低減期間
ＴＤ オフセット充放電期間
ＴＤＡＴＡ データ出力期間
ＶＢＩＡＳ、ＶＢＩＡＳ２ バイアス電圧供給端子
ＶＣＬＫ スイッチ制御クロック
ＶＤＤ 電源供給端子
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
ＶＲＥＦ 参照電圧供給端子
ＶＳＳ グランド端子
φａ、φｂ スイッチ制御クロック

Claims (24)

1. 第１及び第２の差動対と、前記第１及び第２の差動対の出力対に共通接続された負荷回路と、を含む差動段と、
   前記第１及び前記第２の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する増幅段と、
   第１及び第２の容量と、
   制御信号を入力し、前記第１の差動対の入力対及び前記第２の差動対の入力対への信号入力の接続を切替制御するスイッチ回路と、
   を備え、
   データ出力期間が第１乃至第３の期間をこの順に含み、前記第１の容量は、前記データ出力期間において前記第１の差動対の入力対の一方に常時接続され、
   前記第１の期間には、
   前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には参照電圧が入力され、前記第２の差動対の入力対には入力端子の電圧が共通に入力され、前記第２の容量が前記第１の差動対の入力対の他方と遮断された状態で、前記第１及び第２の容量には共通に前記出力端子の電圧が蓄積され、
   前記第２の期間には、
   前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記参照電圧が入力され、前記第２の差動対の入力対には前記入力端子の電圧が共通に入力され、前記第１の容量には前記出力端子の電圧が蓄積され、前記第２の容量は前記第１の容量とは遮断され前記第１の差動対の入力対の他方に接続されて前記参照電圧が蓄積され、
   前記第３の期間には、
   前記第１の差動対の入力対は前記出力端子の電圧及び前記参照電圧から遮断され、前記第１の差動対の入力対の一方には前記第１の容量の蓄積電圧が入力され、他方には前記第２の容量の蓄積電圧が入力され、前記第２の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力される、ことを特徴とするオフセットキャンセルアンプ。
2. 前記スイッチ回路は、
   前記第２の差動対の入力対の一方と前記入力端子との間の接続を制御する第１のスイッチと、
   前記第２の差動対の入力対の一方と前記出力端子との間の接続を制御する第２のスイッチと、
   前記第１の差動対の入力対の一方と前記出力端子との間の接続を制御する第３のスイッチと、
   前記参照電圧の供給端子と前記第１の差動対の入力対の他方との間の接続を制御する第４のスイッチと、
   前記第２の容量と前記出力端子との間の接続を制御する第５のスイッチと、
   前記第２の容量と前記第１の差動対の入力対の他方との間の接続を制御する第６のスイッチと、
   を備え、前記第１乃至第６のスイッチは、それぞれの制御端子に入力される前記制御信号によりオン・オフ制御される、ことを特徴とする請求項１記載のオフセットキャンセルアンプ。
3. 前記第１の期間には、
   前記第１、第３、第４、第５のスイッチはオン状態とされ、前記第２及び第６のスイッチはオフ状態とされ、
   前記第２の期間には、
   前記第１、第３、第４、第６のスイッチはオン状態とされ、前記第２及び第５のスイッチはオフ状態とされ、
   前記第３の期間には、
   前記第１、第３、第４、第５のスイッチはオフ状態とされ、前記第２及び第６のスイッチはオフ状態とされる、ことを特徴とする請求項２記載のオフセットキャンセルアンプ。
4. 前記スイッチ回路は、
   前記第２の差動対の入力対の一方と前記入力端子との間の接続を制御する第１のスイッチと、
   前記第２の差動対の入力対の一方と前記出力端子との間の接続を制御する第２のスイッチと、
   前記第１の差動対の入力対の一方と前記出力端子との間の接続を制御する第３のスイッチと、
   前記参照電圧の供給端子と前記第１の差動対の入力対の他方との間の接続を制御する第４のスイッチと、
   前記第１の容量と前記第１の差動対の入力対の一方との接続点と、前記第２の容量との間の接続を制御する第５のスイッチと、
   前記第２の容量と前記第１の差動対の入力対の他方との間の接続を制御する第６のスイッチと、
   を備え、前記第１乃至第６のスイッチはそれぞれの制御端子に入力される前記制御信号によりオン・オフ制御される、ことを特徴とする請求項１記載のオフセットキャンセルアンプ。
5. 前記第１の期間には、
   前記第１、第３、第４、第５のスイッチはオン状態とされ、前記第２及び第６のスイッチはオフ状態とされ、
   前記第２の期間には、
   前記第１、第３、第４、第６のスイッチはオン状態とされ、前記第２及び第５のスイッチはオフ状態とされ、
   前記第３の期間には、
   前記第１、第３、第４、第５のスイッチはオフ状態とされ、前記第２及び第６のスイッチはオフ状態とされる、ことを特徴とする請求項４記載のオフセットキャンセルアンプ。
6. 前記参照電圧が、１つの前記データ出力期間内では一定であり、前記データ出力期間毎に変化し、
   前記第２の容量に蓄積される電圧が、前記データ出力期間毎に変化する、ことを特徴とする請求項１乃至５のいずれか一に記載のオフセットキャンセルアンプ。
7. 前記参照電圧を、前記入力端子の電圧と同一としてなる、ことを特徴とする請求項１乃至６のいずれか一に記載のオフセットキャンセルアンプ。
8. 第１及び第２の差動対と、前記第１及び第２の差動対の出力対に共通接続された負荷回路と、を含む差動段と、
   前記第１及び前記第２の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する増幅段と、
   第１及び第２の容量と、
   制御信号を入力し、前記第１の差動対の入力対及び前記第２の差動対の入力対への信号入力の接続を切替制御するスイッチ回路と、
   を備え、
   データ出力期間が第１乃至第３の期間をこの順に含み、前記第１の容量は、前記データ出力期間において前記第１の差動対の入力対の一方に常時接続され、
   前記第１の期間には、
   前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には入力端子の電圧が入力され、前記第２の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力され、前記第２の容量が前記第１の差動対の入力対の他方と遮断された状態で、前記第１及び第２の容量に共通に前記出力端子の電圧が蓄積され、
   前記第２の期間には、
   前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力され、前記第２の差動対の入力対には前記入力端子の電圧が共通に入力され、前記第１の容量には前記出力端子の電圧が蓄積され、前記第２の容量は前記第１の容量と遮断され前記第１の差動対の入力対の他方と接続され前記入力端子の電圧が蓄積され、
   前記第３の期間には、
   前記第１の差動対の入力対は前記出力端子の電圧及び前記入力端子の電圧から遮断され、前記第１の差動対の入力対の一方には前記第１の容量の蓄積電圧が入力され、他方には前記第２の容量の蓄積電圧が入力され、前記第２の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力される、ことを特徴とするオフセットキャンセルアンプ。
9. 前記スイッチ回路は、
   前記第２の差動対の入力対の一方と前記入力端子との間の接続を制御する第１のスイッチと、
   前記第２の差動対の入力対の一方と前記出力端子との間の接続を制御する第２のスイッチと、
   前記第１の差動対の入力対の一方と前記出力端子との間の接続を制御する第３のスイッチと、
   前記入力端子と前記第１の差動対の入力対の他方との間の接続を制御する第４のスイッチと、
   前記第２の容量と前記出力端子との間の接続を制御する第５のスイッチと、
   前記第２の容量と前記第１の差動対の入力対の他方との間の接続を制御する第６のスイッチと、
   を備え、前記第１乃至第６のスイッチはそれぞれの制御端子に入力される前記制御信号によりオン・オフ制御される、ことを特徴とする請求項８記載のオフセットキャンセルアンプ。
10. 前記第１の期間には、
    前記第２、第３、第４、第５のスイッチはオン状態とされ、前記第１及び第６のスイッチはオフ状態とされ、
    前記第２の期間には、
    前記第１、第３、第４、第６のスイッチはオン状態とされ、前記第２及び第５のスイッチはオフ状態とされ、
    前記第３の期間には、
    前記第１、第３、第４、第５のスイッチはオフ状態とされ、前記第２及び第６のスイッチはオフ状態とされる、ことを特徴とする請求項９記載のオフセットキャンセルアンプ。
11. 前記スイッチ回路は、
    前記第２の差動対の入力対の一方と前記入力端子との間の接続を制御する第１のスイッチと、
    前記第２の差動対の入力対の一方と前記出力端子との間の接続を制御する第２のスイッチと、
    前記第１の差動対の入力対の一方と前記出力端子との間の接続を制御する第３のスイッチと、
    前記入力端子と前記第１の差動対の入力対の他方との間の接続を制御する第４のスイッチと、
    前記第１の容量と前記第１の差動対の入力対の一方との接続点と、前記第２の容量との間の接続を制御する第５のスイッチと、
    前記第２の容量と前記第１の差動対の入力対の他方との間の接続を制御する第６のスイッチと、
    を備え、前記第１乃至第６のスイッチはそれぞれの制御端子に入力される前記制御信号によりオン・オフ制御される、ことを特徴とする請求項８記載のオフセットキャンセルアンプ。
12. 前記第１の期間には、
    前記第２、第３、第４、第５のスイッチはオン状態とされ、前記第１及び第６のスイッチはオフ状態とされ、
    前記第２の期間には、
    前記第１、第３、第４、第６のスイッチはオン状態とされ、前記第２及び第５のスイッチはオフ状態とされ、
    前記第３の期間には、
    前記第１、第３、第４、第５のスイッチはオフ状態とされ、前記第２及び第６のスイッチはオフ状態とされる、ことを特徴とする請求項１１記載のオフセットキャンセルアンプ。
13. 前記スイッチ回路は、
    前記第２の差動対の入力対の一方と前記入力端子との間の接続を制御する第１のスイッチと、
    前記第２の差動対の入力対の一方と前記出力端子との間の接続を制御する第２のスイッチと、
    前記第１の差動対の入力対の一方と前記出力端子との間の接続を制御する第３のスイッチと、
    前記入力端子と、前記第１の差動対の入力対の他方との間の接続を制御する第４のスイッチと、
    前記第２の差動対の入力対の一方と前記第２の容量との間の接続を制御する第５のスイッチと、
    前記第２の容量と、前記第１の差動対の入力対の他方との間の接続を制御する第６のスイッチと、
    を備え、前記第１乃至第６のスイッチはそれぞれの制御端子に入力される前記制御信号によりオン・オフ制御される、ことを特徴とする請求項８記載のオフセットキャンセルアンプ。
14. 前記第１の期間には、
    前記第２、第３、第４、第５のスイッチはオン状態とされ、前記第１及び第６のスイッチはオフ状態とされ、
    前記第２の期間には、
    前記第１、第３、第４、第６のスイッチはオン状態とされ、前記第２及び第５のスイッチはオフ状態とされ、
    前記第３の期間には、
    前記第１、第３、第４、第５のスイッチはオフ状態とされ、前記第２及び第６のスイッチはオフ状態とされる、ことを特徴とする請求項１３記載のオフセットキャンセルアンプ。
15. 前記第１の差動対の入力対の一方と前記第３のスイッチとの接続点と、前記第１の容量との間の接続を制御する、常時オン状態の第７のスイッチを更に備えている、ことを特徴とする請求項２、４、９、１１、１３のいずれか一に記載のオフセットキャンセルアンプ。
16. 前記第１の容量と前記第２の容量は、同一の製造プロセスで形成されたものであり、互いの容量値が同一である、ことを特徴とする請求項１乃至１５のいずれか一に記載のオフセットキャンセルアンプ。
17. 前記第３及び第４のスイッチをそれぞれ構成するトランジスタの素子サイズが同一である、ことを特徴とする請求項２、４、９、１１、１３のいずれか一に記載のオフセットキャンセルアンプ。
18. 前記第３のスイッチのオン・オフ状態を制御する制御信号と、前記第４のスイッチのオン・オフ状態を制御する制御信号とが同一信号である、ことを特徴とする請求項２、４、９、１１、１３のいずれか一に記載のオフセットキャンセルアンプ。
19. 前記第３のスイッチが、第１制御信号をゲートに受ける第１のトランジスタを備え、
    前記第４のスイッチが、第２制御信号をゲートに受ける第２のトランジスタを備え、
    前記第１の差動対の入力対の一方と前記第３のスイッチとの間に接続される前記第１のトランジスタと同一導電型の第３のトランジスタと、
    前記第１の差動対の入力対の他方と前記第４のスイッチとの間に接続される、前記第２のトランジスタと同一導電型の第４のトランジスタと、
    を備え、
    前記第３のトランジスタのドレインとソースが短絡され、ゲートには、前記第１制御信号の反転信号が入力される、
    前記第４のトランジスタのドレインとソースが短絡され、ゲートには、前記第２制御信号の反転信号が入力される、ことを特徴とする請求項２、４、９、１１、１３のいずれか一に記載のオフセットキャンセルアンプ。
20. 前記増幅段が、前記第１の差動対の出力対と前記第２の差動対の出力対との接続点対に入力対が接続され、前記出力端子に、出力端子が接続された差動増幅回路よりなる、ことを特徴とする請求項１乃至１９のいずれか一に記載のオフセットキャンセルアンプ。
21. 前記第１及び第２の差動対と異なる極性の第３及び第４の差動対と、前記第３及び第４の差動対に共通接続された別の負荷回路と、前記第３及び第４の差動対にそれぞれ電流を供給する第３及び第４の電流源と、
    前記第３及び第４の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する別の増幅段と、
    をさらに備え、
    前記第１の差動対の入力対の一方と前記第３の差動対の入力対の一方が接続され、前記第１の差動対の入力対の他方と前記第３の差動対の入力対の他方が接続され、
    前記第２の差動対の入力対の一方と前記第４の差動対の入力対の一方が接続され、前記第２の差動対の入力対の他方と前記第４の差動対の入力対の他方が接続されている、ことを特徴とする請求項１乃至１９のいずれか一に記載のオフセットキャンセルアンプ。
22. 第１及び第２の差動対と、前記第１及び第２の差動対の出力対に共通接続された負荷回路と、を含む差動段と、
    前記第１及び前記第２の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する増幅段と、
    第１及び第２の容量と、
    前記第１及び第２の差動対の入力対への信号入力の接続を切替制御する制御信号が入力され、
    前記第１の容量は、データ出力期間に前記第１の差動対の入力対の一方に常時接続される、オフセットキャンセルアンプの制御方法であって、
    前記データ出力期間が第１乃至第３の期間をこの順に含み、
    前記第１の期間に、前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には参照電圧が入力され、前記第２の差動対の入力対には入力端子の電圧が共通に入力され、前記第２の容量が前記第１の差動対の入力対の他方と遮断された状態で、前記第１及び第２の容量には共通に前記出力端子の電圧が蓄積される、ように制御する工程と、
    前記第２の期間に、前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記参照電圧が入力され、前記第２の差動対の入力対には前記入力端子の電圧が共通に入力され、前記第１の容量には前記出力端子の電圧が蓄積され、前記第２の容量は前記第１の容量とは遮断され前記第１の差動対の入力対の他方に接続されて前記参照電圧が蓄積される、ように制御する工程と、
    前記第３の期間に、前記第１の差動対の入力対は前記出力端子の電圧及び前記参照電圧から遮断され、前記第１の差動対の入力対の一方には前記第１の容量の蓄積電圧が入力され、他方には前記第２の容量の蓄積電圧が入力され、前記第２の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力される、ように制御する工程と、
    を含む、ことを特徴とするオフセットキャンセルアンプの制御方法。
23. 第１及び第２の差動対と、前記第１及び第２の差動対の出力対に共通接続された負荷回路と、を含む差動段と、
    前記第１及び前記第２の差動対の共通の出力信号を受け、出力端子に増幅された信号を出力する増幅段と、
    第１及び第２の容量と、
    前記第１及び第２の差動対の入力対への信号入力の接続を切替制御する制御信号が入力され、
    前記第１の容量は、データ出力期間に前記第１の差動対の入力対の一方に常時接続される、オフセットキャンセルアンプの制御方法であって、
    前記データ出力期間が第１乃至第３の期間をこの順に含み、
    前記第１の期間に、前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には入力端子の電圧が入力され、前記第２の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力され、前記第２の容量が前記第１の差動対の入力対の他方と遮断された状態で、前記第１及び第２の容量に共通に前記出力端子の電圧が蓄積される、ように制御する工程と、
    前記第２の期間に、前記第１の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力され、前記第２の差動対の入力対には前記入力端子の電圧が共通に入力され、前記第１の容量には前記出力端子の電圧が蓄積され、前記第２の容量は前記第１の容量と遮断され前記第１の差動対の入力対の他方と接続され前記入力端子の電圧が蓄積される、ように制御する工程と、
    前記第３の期間に、前記第１の差動対の入力対は前記出力端子の電圧及び前記入力端子の電圧から遮断され、前記第１の差動対の入力対の一方には前記第１の容量の蓄積電圧が入力され、他方には前記第２の容量の蓄積電圧が入力され、前記第２の差動対の入力対の一方には前記出力端子の電圧が入力され、他方には前記入力端子の電圧が入力される、ように制御する工程と、
    を含む、ことを特徴とするオフセットキャンセルアンプの制御方法。
24. 階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、
    前記増幅回路が、請求項１乃至２１のいずれか一記載の前記オフセットキャンセルアンプを有する、ことを特徴とする表示装置。
    

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