JP2003168936A - ボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバ - Google Patents

ボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバ

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Abstract

(57)【要約】 【課題】オフセットキャンセル準備期間を短縮する。 【解決手段】差動増幅回路１１のカレントミラー回路１
４の第１及び第２の電流端にそれぞれ差動対入力回路１
６のＭＯＳトランジスタＭ８及びＭ９のドレインが接続
され、ＭＯＳトランジスタＭ９のゲートに参照電位Ｖｒ
ｅｆが印加され、差動増幅回路１１の差動対ＭＯＳトラ
ンジスタＭ１及びＭ２のゲート間にスイッチＳＷ１が接
続され、出力バッファ回路１２の出力端ＶＯとＭＯＳト
ランジスタＭ１のゲートとの間にスイッチＳＷ２が接続
され、該出力端ＶＯとＭＯＳトランジスタＭ８のゲート
との間にスイッチＳＷ３が接続されている。オフセット
キャンセル準備期間では、スイッチＳＷ１及びＳＷ３が
オンにされスイッチＳＷ２がオフにされる。次に、スイ
ッチＳＷ１〜ＳＷ３のオンとオフが逆にされて、オフセ
ットがキャンセルされた電位ＶＯが出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、オペアンプを用い
たボルテージホロワ及びそのオフセットキャンセル回
路、特にオフセットキャンセルを頻繁に行う液晶表示装
置のデータドライバの出力段などに適用して好適なボル
テージホロワ及びそのオフセットキャンセル回路、並び
にこのボルテージホロワを出力段に用いた液晶表示装置
用データドライバ及び液晶表示装置に関する。
【０００２】
【従来の技術】図８は、特開２００１−２９２０４１に
開示されている従来のオフセットキャンセル付ボルテー
ジホロワを示す。
【０００３】オペアンプ１０は、差動増幅回路１１と、
その後段に接続された出力バッファ回路１２とからな
り、出力バッファ回路１２の出力電位ＶＯを、差動増幅
回路１１の反転入力端であるＮＭＯＳトランジスタＭ１
のゲートにフィードバックすることにより、増幅率１の
ボルテージホロワとして用いられる。このボルテージホ
ロワの入力電位ＶＩは、非反転入力端であるＮＭＯＳト
ランジスタＭ２のゲートに供給される。理想的な場合に
は、フィードバック制御によりＶＯ＝ＶＩとなり、この
とき、差動増幅回路１１の負荷としてのＰＭＯＳトラン
ジスタＭ４及びＭ５のドレイン電位Ｖ１及びＶ２は、互
いに等しくなる。
【０００４】しかしながら、ＭＯＳトランジスタのゲー
ト酸化膜厚のばらつきなどにより電位Ｖ１とＶ２とが互
いに等しくならず、出力電位ＶＯが入力電位ＶＩからず
れるというオフセットが生ずる。
【０００５】このオフセットをキャンセルするために、
オペアンプ１０にオフセットキャンセル回路１３が接続
されている。
【０００６】図９は、図８の動作を示すタイムチャート
である。
【０００７】時点ｔ１からｔ２までのオフセットキャン
セル準備期間では、スイッチＳＷ１及びＳＷ３がオンに
され、スイッチＳＷ２がオフにされる。これにより、出
力電位ＶＯがＮＭＯＳトランジスタＭ１のゲートにフィ
ードバックされずにＮＭＯＳトランジスタＭ１とＭ２の
ゲート電位が入力電位ＶＩになるので、差動対入力回路
１５はカレントミラー回路１４に対する電流源として動
作する。
【０００８】これに対し、ＮＭＯＳトランジスタＭ９の
ゲートに入力電位ＶＩが供給され、ＮＭＯＳトランジス
タＭ８のゲートに出力電位ＶＯがフィードバックされる
ので、カレントミラー回路１４と差動対入力回路１６と
からなる差動増幅回路と出力バッファ回路１２とにより
ボルテージホロワ回路が構成され、出力電位ＶＯが入力
電位ＶＩに近づくようにフィードバック制御される。
【０００９】この場合も、上記理由により例えばＶ１＞
Ｖ２となると、ＰＭＯＳトランジスタＭ６の内部抵抗が
理想的な場合よりも低くなって出力電位ＶＯが入力電位
ＶＩよりも高くなる。このため、ＮＭＯＳトランジスタ
Ｍ８のドレイン電流がＮＭＯＳトランジスタＭ９のそれ
よりも大きくなる。この出力電位ＶＯによりキャパシタ
Ｃ１が充電又は放電されて、そのスイッチＳＷ３側電極
の電位が出力電位ＶＯに等しくなる。
【００１０】時点ｔ２でスイッチＳＷ１〜ＳＷ３のオン
とオフを逆にすると、差動対入力回路１５と１６の動作
が逆になり、差動増幅回路１１と出力バッファ回路１２
とでボルテージホロワが構成されて、出力電位ＶＯが入
力電位ＶＩに近づくようにフィードバック制御される。
このとき、ＮＭＯＳトランジスタＭ８のゲート電位が時
点ｔ２での出力電位ＶＯに等しいので、ＮＭＯＳトラン
ジスタＭ１のゲート電位が入力電位ＶＩに一致するよう
にフィードバック制御される。すなわち、ＶＯ＝ＶＩと
なってオフセット電圧がキャンセルされる。
【００１１】図８の回路を液晶表示装置用データドライ
バに用いた場合、入力電位ＶＩが１水平走査期間、例え
ば２２μｓの周期で変化する。
【００１２】
【発明が解決しようとする課題】入力電位ＶＩは表示デ
ータに依存し、最小値から最大値又は最大値から最小値
に変化する場合もある。設計においては、このワースト
ケースにおいても出力電位ＶＯが安定するのに必要なフ
ィードバック制御時間をオフセットキャンセル準備期間
として確保しなければならない。このため、液晶表示装
置の表示ライン数が多くなるほど、出力電位ＶＯで液晶
画素の容量を充放電するための時間（駆動時間）が圧迫
され、駆動できなくなるという問題が生ずる。
【００１３】本発明の目的は、このような問題点に鑑
み、オフセットキャンセル準備期間を短縮することが可
能なボルテージホロワ及びそのオフセットキャンセル回
路並びに液晶表示装置及びそのデータドライバを提供す
ることにある。
【００１４】
【課題を解決するための手段及びその作用効果】本発明
の一態様では、負荷としてカレントミラー回路を備えた
差動増幅回路と該差動増幅回路に後続された出力バッフ
ァ回路とを有するボルテージホロワのオフセット電圧を
キャンセルするボルテージホロワ用オフセットキャンセ
ル回路において、該カレントミラー回路の第１及び第２
の電流端にそれぞれ第１及び第２のトランジスタの電流
路一端が接続され、該第２のトランジスタのゲートに参
照電位が印加される差動対入力回路と、該差動増幅回路
の反転入力端と非反転入力端との間に接続された第１ス
イッチと、該出力バッファ回路の出力端と該反転入力端
との間に接続され、該第１スイッチとオン／オフが逆に
制御される第２スイッチと、該出力バッファ回路の出力
端と該第１のトランジスタのゲートとの間に接続され、
該第１スイッチと連動してオン／オフ制御される第３ス
イッチと、該該第１のトランジスタのゲートと所定電位
との間に接続されたキャパシタとを有する。
【００１５】上記構成において、オフセットキャンセル
準備期間では、第１スイッチ及び第３スイッチがオンに
され、第２スイッチがオフにされる。これにより、該差
動増幅回路の差動対入力回路は該カレントミラー回路に
対する電流源として動作する。これに対し、該出力バッ
ファ回路の出力電位が該反転入力端にフィードバックさ
れずに該第１のトランジスタのゲートにフィードバック
されるので、該カレントミラー回路と該オフセットキャ
ンセル回路の差動対入力回路からなる差動増幅回路と該
出力バッファ回路とによりボルテージホロワ回路が構成
され、その出力電位が該参照電位に近づくようにフィー
ドバック制御される。
【００１６】このフィードバック制御が安定した後に、
第１〜第３スイッチのオンとオフとが逆にされて、該２
つの差動対入力回路の動作が互いに逆になり、該差動増
幅回路と該出力バッファ回路とでボルテージホロワが構
成されて、その出力電位が入力電位に近づくようにフィ
ードバック制御される。このとき、該キャパシタにより
該第１トランジスタのゲート電位は、スイッチ切換直前
での該出力電位に等しい。
【００１７】該２つの差動対入力回路の動作が逆になっ
ても、これらが該カレントミラー回路に並列に接続され
ており、また、該第１及び第２のトランジスタのゲート
電位及び該ボルテージホロワの非反転入力端電位がスイ
ッチ切換直前における安定状態の電位に等しいので、該
ボルテージホロワの反転入力端電位は該スイッチ切換直
前の電位である該非反転入力端電位に一致した状態でフ
ィードバック制御が安定する。すなわち、オフセット電
圧がキャンセルされる。
【００１８】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００２０】［第１実施形態］図１は、本発明の第１実
施形態のオフセットキャンセル付ボルテージホロワを示
す回路図である。
【００２１】差動増幅回路１１は、負荷としてのカレン
トミラー回路１４と、その第１及び第２の電流出力端に
接続された差動対入力回路１５とからなる。
【００２２】カレントミラー回路１４では、ＰＭＯＳト
ランジスタＭ４とＭ５のソースが電源電位ＶＤＤに接続
され、ＰＭＯＳトランジスタＭ４とＭ５のゲートがＰＭ
ＯＳトランジスタＭ４のドレインに接続され、ＰＭＯＳ
トランジスタＭ４とＭ５のドレインがそれぞれ前記第１
及び第２の電流出力端となっている。差動対入力回路１
５では、ＮＭＯＳトランジスタＭ１とＭ２のソースがＮ
ＭＯＳトランジスタＭ３のドレインに接続され、ＮＭＯ
ＳトランジスタＭ３のソースがグランド電位ＧＮＤに接
続されている。ＮＭＯＳトランジスタＭ３は、そのゲー
トにバイアス電位ＶＢＢが印加されて定電流源として機
能する。
【００２３】差動増幅回路１１の反転入力端及び非反転
入力端はそれぞれＮＭＯＳトランジスタＭ１及びＭ２の
ゲートであり、差動増幅回路１１の出力端はＰＭＯＳト
ランジスタＭ５のドレインである。
【００２４】出力バッファ回路１２は、電源電位ＶＤＤ
とグランド電位ＧＮＤとの間に直列接続されたＰＭＯＳ
トランジスタＭ６とＮＭＯＳトランジスタＭ７とからな
り、ＮＭＯＳトランジスタＭ７は、そのゲートにバイア
ス電位ＶＢＢが印加されて定電流源として機能する。出
力バッファ回路１２の入力端及び出力端はそれぞれＰＭ
ＯＳトランジスタＭ６のゲート及びドレインであり、こ
の入力端が差動増幅回路１１の出力端に接続されてい
る。
【００２５】オフセットキャンセル回路１３Ａは、差動
対入力回路１５と同一構成の差動対入力回路１６を備え
ており、そのＮＭＯＳトランジスタＭ８〜Ｍ１０はそれ
ぞれ差動対入力回路１５のＮＭＯＳトランジスタＭ１〜
Ｍ３に対応している。差動対入力回路１６は、カレント
ミラー回路１４に対し差動対入力回路１５と並列に接続
されている。オフセットキャンセル回路１３Ａはさら
に、ＮＭＯＳトランジスタＭ８のゲートとグランド電位
ＧＮＤとの間に接続されたキャパシタＣ１と、スイッチ
ＳＷ１〜ＳＷ３とを備えている。スイッチＳＷ１はＮＭ
ＯＳトランジスタＭ１とＭ２のゲート間に接続され、ス
イッチＳＷ２はＮＭＯＳトランジスタＭ１のゲートと出
力電位ＶＯとの間に接続され、スイッチＳＷ３はＮＭＯ
ＳトランジスタＭ８のゲートと出力電位ＶＯとの間に接
続されている。
【００２６】図１の回路は、ＮＭＯＳトランジスタＭ９
のゲートに、入力電位ＶＩの替わりに所定の参照電位Ｖ
ｒｅｆが印加される点で図８の回路と異なっている。
【００２７】オフセットキャンセルをより正確に行うた
めには、参照電位Ｖｒｅｆと入力電位ＶＩとの差を小さ
くした方が好ましく、参照電位Ｖｒｅｆは例えば、入力
電位ＶＩの変動範囲の略中点に固定されている。例えば
図１の回路を液晶表示装置用データドライバの出力段と
して用いる場合、参照電位Ｖｒｅｆは階調電圧範囲の略
中心値に等しくされる。
【００２８】次に、上記の如く構成された本第１実施形
態の動作を説明する。
【００２９】図２は、図１の動作を示すタイムチャート
である。
【００３０】時点ｔ１からｔ２までのオフセットキャン
セル準備期間では、スイッチＳＷ１及びＳＷ３がオンに
され、スイッチＳＷ２がオフにされる。これにより、出
力電位ＶＯがＮＭＯＳトランジスタＭ１のゲートにフィ
ードバックされずにＮＭＯＳトランジスタＭ１とＭ２の
ゲート電位が入力電位ＶＩになるので、差動対入力回路
１５はカレントミラー回路１４に対する電流源として動
作する。
【００３１】これに対し、ＮＭＯＳトランジスタＭ８の
ゲートに出力電位ＶＯがフィードバックされるので、カ
レントミラー回路１４と差動対入力回路１６からなる差
動増幅回路と出力バッファ回路１２とによりボルテージ
ホロワ回路が構成され、出力電位ＶＯが参照電位Ｖｒｅ
ｆに近づくようにフィードバック制御される。このと
き、ＭＯＳトランジスタのゲート酸化膜厚のばらつきな
どにより電位Ｖ１とＶ２とが互いに等しくならず、出力
電位ＶＯが入力電位ＶＩからずれるというオフセットが
生ずる。
【００３２】例えばＶ１＞Ｖ２となると、ＰＭＯＳトラ
ンジスタＭ６の内部抵抗が理想的な場合よりも低くなっ
て出力電位ＶＯが参照電位Ｖｒｅｆよりも高くなる。こ
のため、ＮＭＯＳトランジスタＭ８のドレイン電流がＮ
ＭＯＳトランジスタＭ９のそれよりも大きくなる。この
出力電位ＶＯによりキャパシタＣ１が充電又は放電され
て、そのスイッチＳＷ３側の電極の電位が出力電位ＶＯ
に等しくなる。
【００３３】時点ｔ２でスイッチＳＷ１〜ＳＷ３のオン
とオフを逆にすると、差動対入力回路１５と１６の動作
が逆になり、差動増幅回路１１と出力バッファ回路１２
とでボルテージホロワが構成されて、出力電位ＶＯが入
力電位ＶＩに近づくようにフィードバック制御される。
このとき、ＮＭＯＳトランジスタＭ８のゲート電位は時
点ｔ２での出力電位ＶＯに等しい。差動対入力回路１５
と１６の動作が逆になっても、差動対入力回路１５と１
６とがカレントミラー回路１４に並列に接続されてお
り、また、ＮＭＯＳトランジスタＭ２、Ｍ８及びＭ９の
ゲート電位が時点ｔ２のスイッチ切換直前における安定
状態の電位に等しいので、ＮＭＯＳトランジスタＭ１の
ゲート電位は該スイッチ切換直前の電位である入力電位
ＶＩに一致した状態でフィードバック制御が安定する。
すなわち、ＶＯ＝ＶＩとなってオフセット電圧がキャン
セルされる。
【００３４】図８の回路では、ＮＭＯＳトランジスタＭ
９のゲート電位が入力電位ＶＩに応じて変化するが、本
第１実施形態によればＮＭＯＳトランジスタＭ９のゲー
ト電位が参照電位Ｖｒｅｆに固定されているので、キャ
パシタＣ１のスイッチＳＷ３側電極電位は常に参照電位
Ｖｒｅｆ付近の値であり、オフセットキャンセル準備期
間において差動対入力回路１６を含むボルテージホロワ
回路のフィードバック制御が安定するまでの時間が、図
８の場合よりも短くなる。この時間は、図１の回路の消
費電流、すなわちＮＭＯＳトランジスタＭ１０、Ｍ３及
びＭ７に流れる電流の合計値に依存する。
【００３５】実験の結果、キャパシタＣ１が１．２ｐＦ
で、ＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れ
る電流値がそれぞれ５μＡ、５μＡ及び１０μＡである
場合、図１の回路に必要なオフセットキャンセル準備期
間は０．６μｓであった。これに対し、図８のそれは
２．０μｓであった。また、６４階調の液晶表示装置用
データドライバに、図１の回路を用いた場合と図８の回
路を用いた場合とでは、いずれも、オフセット電圧の最
大値が±１０ｍＶであったのに対し、オフセットキャン
セル動作によりこれを±１ｍＶ以下にすることができ
た。
【００３６】図３は、図１のオフセットキャンセル付ボ
ルテージホロワの変形例を示す回路図である。
【００３７】この回路では、キャパシタＣ１の固定側電
極電位が参照電位Ｖｒｅｆにされている点で、図１と異
なる。この回路によれば、参照電位Ｖｒｅｆの方がグラ
ンド電位ＧＮＤよりも安定している場合、図１の場合よ
りもオフセットキャンセルを正確に行うことができる。
【００３８】図４は、図１のオフセットキャンセル付ボ
ルテージホロワの他の変形例を示す回路図である。
【００３９】この回路では、キャパシタＣ１の固定側電
極電位が電源電位ＶＤＤにされている点で、図１と異な
る。この回路によれば、電源電位ＶＤＤの方がグランド
電位ＧＮＤよりも安定している場合、図１のときよりも
オフセットキャンセルを正確に行うことができる。
【００４０】図５は、図１のオフセットキャンセル付ボ
ルテージホロワのさらに他の変形例を示す回路図であ
る。
【００４１】この回路では、図１の回路にさらに、電源
電位ＶＤＤとＮＭＯＳトランジスタＭ８のゲートとの間
にキャパシタＣ２が接続されている。この回路によれ
ば、例えば電源電位ＶＤＤが一定の状態でグランド電位
ＧＮＤが変動した場合、キャパシタＣ２によりその影響
が低減される。
【００４２】［第２実施形態］図６は、本発明の第２実
施形態のオフセットキャンセル付ボルテージホロワを示
す回路図である。
【００４３】この回路では、ＮＭＯＳトランジスタＭ８
のソースとＮＭＯＳトランジスタＭ１０のドレインとの
間及びＮＭＯＳトランジスタＭ９のソースとＮＭＯＳト
ランジスタＭ１０のドレインとの間にそれぞれ逆流防止
用のダイオードＤ１及びＤ２が接続されている点で、図
１の回路と異なる。ダイオードＤ１及びＤ２はいずれ
も、ダイオード接続されたＭＯＳトランジスタで構成す
ることができる。
【００４４】図７は、図１、３〜６のいずれかの回路を
データドライバに用いた液晶表示装置の概略構成を示
す。
【００４５】液晶表示パネル２０には、垂直方向に延び
た複数のデータ線２１と水平方向に延びた複数の走査線
２２とが互いにクロスオーバして形成され、各クロスオ
ーバ点に対応して画素が形成されている。データ線２１
及び走査線２２の一端はそれぞれデータドライバ３０及
び走査ドライバ４０に接続されている。制御回路５０
は、外部から供給されるビデオ信号、ピクセルクロック
信号、水平同期信号及び垂直同期信号に基づいて、デー
タドライバ３０に表示データ信号及びクロック信号を供
給すると共に、走査ドライバデータドライバ３０に走査
制御信号を供給する。データドライバ３０は、１水平走
査期間毎（及び１ピクセル毎）に、表示データをグラン
ド電位ＧＮＤに対し正極性及び負正極性の電位に変換し
て出力する。
【００４６】データドライバ３０では、その出力段に正
極性のオフセットキャンセル付ボルテージホロワ３１、
負極性のオフセットキャンセル付ボルテージホロワ３
２、・・・が形成され、これらの隣り合う一対の正及び
負極性のオフセットキャンセル付ボルテージホロワ毎に
その出力が切換回路で平行接続又はクロスオーバ接続さ
れるように、液晶表示パネル２０のデータ線に接続され
ている。正極性のオフセットキャンセル付ボルテージホ
ロワ３１は、図１、３〜６のいずれかと同一構成であ
り、負極性のオフセットキャンセル付ボルテージホロワ
３２は、該いずれかにおいてＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとを入れ替えた構成である。
【００４７】切換回路６１の切り替え時点でオフセット
キャンセル付ボルテージホロワ３１の出力電位が瞬間的
に急低下し、図１の回路の場合にはこれによりＮＭＯＳ
トランジスタＭ８に流れる電流の一部がＮＭＯＳトラン
ジスタＭ９側へ流れて、この動作が安定するまでの時間
が余分に必要となる。しかし、図６の回路によればこの
逆流が防止されるので、必要な液晶画素駆動時間を確保
することができる。
【００４８】なお、本発明には外にも種々の変形例が含
まれる。
【００４９】例えば、ダイオードＤ１及びＤ２の替わり
に、それぞれＮＭＯＳトランジスタＭ８及びＭ９に直列
接続されたスイッチを用い、出力電位ＶＯが急低下する
時点の前後の期間でこれらスイッチをオフにすることに
より、逆流を防止する構成であってもよい。また、電源
電位ＶＤＤ又はグランド電位ＧＮＤの変動に対しバイア
ス電位ＶＢＢを調整して、定電流源としてのＮＭＯＳト
ランジスタＭ１０、Ｍ３及びＭ７に流れる電流を安定化
させる構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のオフセットキャンセル
付ボルテージホロワを示す回路図である。
【図２】図１の動作を示すタイムチャートである。
【図３】図１のオフセットキャンセル付ボルテージホロ
ワの変形例を示す回路図である。
【図４】図１のオフセットキャンセル付ボルテージホロ
ワの他の変形例を示す回路図である。
【図５】図１のオフセットキャンセル付ボルテージホロ
ワのさらに他の変形例を示す回路図である。
【図６】本発明の第２実施形態のオフセットキャンセル
付ボルテージホロワを示す回路図である。
【図７】図８の回路をデータドライバに用いた液晶表示
装置の概略構成を示す図である。
【図８】従来のオフセットキャンセル付ボルテージホロ
ワを示す回路図である。
【図９】図８の動作を示すタイムチャートである。
【符号の説明】
１０ オペアンプ １１ 差動増幅回路 １２ 出力バッファ回路 １３、１３Ａ オフセットキャンセル回路 １４ カレントミラー回路 １５、１６ 差動対入力回路 ２０ 液晶表示パネル ２１ データ線 ２２ 走査線 ３０ データドライバ ３１、３２ オフセットキャンセル付ボルテージホロワ ４０ 走査ドライバ ５０ 制御回路 ６１ 切換回路 Ｍ１〜Ｍ３、Ｍ７〜Ｍ１０ ＮＭＯＳトランジスタ Ｍ４〜Ｍ６ ＰＭＯＳトランジスタ ＳＷ１〜ＳＷ３ スイッチ Ｖ１、Ｖ２ 電位 ＶＩ 入力電位 ＶＯ 出力電位 ＶＤＤ 電源電位 ＧＮＤ グランド電位 Ｖｒｅｆ 参照電位 ＶＢＢ バイアス電位 Ｃ１、Ｃ２ キャパシタ Ｄ１、Ｄ２ ダイオード
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 3/345 Ｈ０３Ｆ 3/345 Ｂ ５Ｊ５００ 3/45 3/45 Ａ Ｂ 3/50 3/50 (72)発明者 土屋 主税 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5C006 AA16 BC11 BF25 FA14 FA20 FA56 5C080 AA10 DD03 DD09 EE29 JJ03 JJ04 JJ05 5J066 AA01 AA45 AA47 CA00 CA13 CA78 FA09 HA10 HA17 HA19 HA29 HA40 KA02 KA03 KA09 MA11 MA21 ND01 ND14 ND22 ND23 PD01 SA08 TA01 TA06 5J090 AA01 AA45 AA47 CA00 CA13 CA78 DN01 FA09 HA10 HA17 HA19 HA29 HA40 KA02 KA03 KA09 MA11 MA21 MN01 SA08 TA01 TA06 5J091 AA01 AA45 AA47 CA00 CA13 CA78 FA09 HA10 HA17 HA19 HA29 HA40 KA02 KA03 KA09 MA11 MA21 SA08 TA01 TA06 5J500 AA01 AA45 AA47 AC00 AC13 AC78 AF09 AH10 AH17 AH19 AH29 AH40 AK02 AK03 AK09 AM11 AM21 AS08 AS09 AT01 AT06 DN01 DN14 DN22 DN23 DP01 ND01 NM01

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 負荷としてカレントミラー回路を備えた
    差動増幅回路と該差動増幅回路に後続された出力バッフ
    ァ回路とを有するボルテージホロワのオフセット電圧を
    キャンセルするオフセットキャンセル回路において、 該カレントミラー回路の第１及び第２の電流端にそれぞ
    れ第１及び第２のトランジスタの電流路一端が接続さ
    れ、該第２のトランジスタのゲートに参照電位が印加さ
    れる差動対入力回路と、 該差動増幅回路の反転入力端と非反転入力端との間に接
    続された第１スイッチと、 該出力バッファ回路の出力端と該反転入力端との間に接
    続され、該第１スイッチとオン／オフが逆に制御される
    第２スイッチと、 該出力バッファ回路の出力端と該第１のトランジスタの
    ゲートとの間に接続され、該第１スイッチと連動してオ
    ン／オフ制御される第３スイッチと、 該該第１のトランジスタのゲートと所定電位との間に接
    続されたキャパシタと、 を有することを特徴とするボルテージホロワ用オフセッ
    トキャンセル回路。
  2. 【請求項２】 上記所定電位は、上記参照電位に等しい
    ことを特徴とする請求項１記載のボルテージホロワ用オ
    フセットキャンセル回路。
  3. 【請求項３】 上記参照電位は、上記入力信号の動作範
    囲の略中心電位に等しいことを特徴とする請求項１又は
    ２記載のボルテージホロワ用オフセットキャンセル回
    路。
  4. 【請求項４】 上記参照電位は、液晶ディスプレイパネ
    ルの階調電位の最大値と最小値の略平均値に等しいこと
    を特徴とする請求項１又は２記載のボルテージホロワ用
    オフセットキャンセル回路。
  5. 【請求項５】 差動対電位出力端である第１及び第２の
    電流端を有するカレントミラー回路と、 該第１及び第２の電流端にそれぞれ第１及び第２のトラ
    ンジスタの電流路一端が接続され、該第２のトランジス
    タのゲートに入力信号が供給される第１差動対入力回路
    と、 該第２の電流端の電位に応じた信号を出力端から取り出
    す出力バッファ回路と、 該第１及び第２の電流端にそれぞれ第３及び第４のトラ
    ンジスタの電流路一端が接続され、該第４のトランジス
    タのゲートに参照電位が印加される第２差動対入力回路
    と、 該第１のトランジスタのゲートと該第２のトランジスタ
    のゲートとの間に接続された第１スイッチと、 該出力端と該第１のトランジスタのゲートとの間に接続
    され、該第１スイッチとオン／オフが逆に制御される第
    ２スイッチと、 該出力端と該第３のトランジスタのゲートとの間に接続
    され、該第１スイッチと連動してオン／オフ制御される
    第３スイッチと、 該該第３のトランジスタのゲートと所定電位との間に接
    続されたキャパシタと、 を有することを特徴とするオフセットキャンセル付ボル
    テージホロワ。
  6. 【請求項６】 上記第１差動対入力回路は、 定電流源と、 該定電流源と上記第１のトランジスタの電流路他端との
    間に接続された逆流防止用第１ダイオードと、 該定電流源と上記第２のトランジスタの電流路他端との
    間に接続された逆流防止用第２ダイオードと、 を有することを特徴とする請求項５記載のオフセットキ
    ャンセル付ボルテージホロワ。
  7. 【請求項７】 液晶表示装置のデータ線に結合される請
    求項６記載のオフセットキャンセル付ボルテージホロワ
    が複数並設されていることを特徴とする液晶表示装置用
    データドライバ。
  8. 【請求項８】 複数のデータ線が形成された液晶表示パ
    ネルと、 該複数のデータ線に接続された請求項７記載の液晶表示
    装置用データドライバと、 を有することを特徴とする液晶表示装置。
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