JPS5924323A - メモリ−バツクアツプ回路 - Google Patents
メモリ−バツクアツプ回路Info
- Publication number
- JPS5924323A JPS5924323A JP57133463A JP13346382A JPS5924323A JP S5924323 A JPS5924323 A JP S5924323A JP 57133463 A JP57133463 A JP 57133463A JP 13346382 A JP13346382 A JP 13346382A JP S5924323 A JPS5924323 A JP S5924323A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- turned
- terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
- H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
- H02J9/06—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
- H02J9/061—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems for DC powered loads
Landscapes
- Business, Economics & Management (AREA)
- Emergency Management (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、停電時において必要とされるメモリーバック
アップ回路に関するものである。
アップ回路に関するものである。
従来のメモリーバックアップ回路の一例を第１図に示す
。同図でＲＡＭは動作切替端子Ｃ３及び電源端子ｖＤＤ
を有するランダム・アクセス・メモリーである。ＢＡＴ
Ｔは３ｖの起電力を有するバッテリー、Ｄはダイオード
、Ｑｌ、Ｑ２はトランジスタ、Ｒ１−Ｒ３は抵抗、ｚＤ
はツェナーダイオード、ＶＯは５■の加わる電源端圧で
ある。
。同図でＲＡＭは動作切替端子Ｃ３及び電源端子ｖＤＤ
を有するランダム・アクセス・メモリーである。ＢＡＴ
Ｔは３ｖの起電力を有するバッテリー、Ｄはダイオード
、Ｑｌ、Ｑ２はトランジスタ、Ｒ１−Ｒ３は抵抗、ｚＤ
はツェナーダイオード、ＶＯは５■の加わる電源端圧で
ある。
１は定電圧回路で、定電圧出力のための第１の出力端子
２と、前記’ＲＡＭの動作切替端子Ｃ８に接続された第
２の出力端子３とを有し、トランジスタＱ１．Ｑ２ツェ
ナーダイオードＺＤ等により構成される。
２と、前記’ＲＡＭの動作切替端子Ｃ８に接続された第
２の出力端子３とを有し、トランジスタＱ１．Ｑ２ツェ
ナーダイオードＺＤ等により構成される。
上記構成で、常時は端子■０に加わる電源電圧により、
ツェナーダイオードＺＤが導通し、従ってトランジスタ
Ｑ２がオンとなり、このため抵抗Ｒ２を介してトランジ
スタＱ１のベース電位が低下してトランジスタＱ１もオ
ンとなる。さらに、プルアップ用の抵抗Ｒ１を介してメ
モリーＲＡＭの動作切替端子Ｃ８にほぼＯｖが印加され
、メモ＋７−ＲＡＭは動作状態になる一方、端子■０に
加わる電源電圧がトランジスタＱ１を介して、定電圧１
ヒされて前記第′の出力端子２から″ソーＲＡＭの電源
端子■ＤＤに供給されることになる。
ツェナーダイオードＺＤが導通し、従ってトランジスタ
Ｑ２がオンとなり、このため抵抗Ｒ２を介してトランジ
スタＱ１のベース電位が低下してトランジスタＱ１もオ
ンとなる。さらに、プルアップ用の抵抗Ｒ１を介してメ
モリーＲＡＭの動作切替端子Ｃ８にほぼＯｖが印加され
、メモ＋７−ＲＡＭは動作状態になる一方、端子■０に
加わる電源電圧がトランジスタＱ１を介して、定電圧１
ヒされて前記第′の出力端子２から″ソーＲＡＭの電源
端子■ＤＤに供給されることになる。
この時ダイオードＤは非導通である。一方、停電により
電源電圧■０が低下すると、ツェナーダイオードＺＤが
オン、従ってトランジスタＱ１．Ｑ２も共にオンとなり
、トランジスタＱ１のコレクタ電圧も低下しこのためダ
イオードＤが導通となりバッテリーＢＡＴＴからメモリ
ーＲＡＭに電圧が供給される。しかしダイオードＤによ
る電圧降下が約０．７Ｖあり、このためバッテリーの使
用可能な時間か短かくなり（電源端子電圧を、一定以上
に確保するため）、停電時のメモリー保持時間が大きく
取れない欠点があった。
電源電圧■０が低下すると、ツェナーダイオードＺＤが
オン、従ってトランジスタＱ１．Ｑ２も共にオンとなり
、トランジスタＱ１のコレクタ電圧も低下しこのためダ
イオードＤが導通となりバッテリーＢＡＴＴからメモリ
ーＲＡＭに電圧が供給される。しかしダイオードＤによ
る電圧降下が約０．７Ｖあり、このためバッテリーの使
用可能な時間か短かくなり（電源端子電圧を、一定以上
に確保するため）、停電時のメモリー保持時間が大きく
取れない欠点があった。
本発明は上記した従来の欠点を除去したものであって、
以下にその一実施例により図面と共に説明する。
以下にその一実施例により図面と共に説明する。
第２図において、Ｏ３，Ｏ４はトランジスタ、Ｒ４、Ｒ
５は抵抗、また第１図と同じ部分に同符号を付している
。
５は抵抗、また第１図と同じ部分に同符号を付している
。
次にこの実施例の動作を説明する。電源電圧Ｖ０が正常
時５ＶのトランジスタＱ１．Ｑ２の動作は第１図の場合
と同様で、電源端子ＶＤＤ に電圧が供給される一方で
、トランジスタＱ２がオンになるので、トランジスタＱ
４のベース電位も抵抗Ｒ４を介して低電位に保たれる。
時５ＶのトランジスタＱ１．Ｑ２の動作は第１図の場合
と同様で、電源端子ＶＤＤ に電圧が供給される一方で
、トランジスタＱ２がオンになるので、トランジスタＱ
４のベース電位も抵抗Ｒ４を介して低電位に保たれる。
このためトランジスタＱ４はオンになり、さらにトラン
ジスタＱ３のベース電位か上昇してオフとなり、バッテ
リーＢＡＴＴ と電源端子ｖＤＤは切離されたことにな
る。一方、電源電圧Ｖｏが低下すると、トランジスタＱ
４がオフ、従ってトランジスタＱ ３１ｔｉ 抵抗Ｒ６
を通１てオンとなりバッテリーＢＡＴＴ の電圧は、ト
ランジスタＱ３のエミッタ・コレクタ間電圧だけ低下し
てメモ１．ｌＲＡＭの電源端子■ＤＤに供給される。
ジスタＱ３のベース電位か上昇してオフとなり、バッテ
リーＢＡＴＴ と電源端子ｖＤＤは切離されたことにな
る。一方、電源電圧Ｖｏが低下すると、トランジスタＱ
４がオフ、従ってトランジスタＱ ３１ｔｉ 抵抗Ｒ６
を通１てオンとなりバッテリーＢＡＴＴ の電圧は、ト
ランジスタＱ３のエミッタ・コレクタ間電圧だけ低下し
てメモ１．ｌＲＡＭの電源端子■ＤＤに供給される。
トランジスタＱ３により電圧降下は抵抗Ｒ６の値を適当
に選ぶことにより０．１Ｖ程度に止めることが出来る。
に選ぶことにより０．１Ｖ程度に止めることが出来る。
以上説明したように本発明によれば、停電時のメモリー
バックアップ回路としてバッテリーに直列にダイオード
を挿入した場合に比較して電圧降下量を小さく保てる利
点を有する。さらに、トランジスタ回路をバッテリーと
直列に挿入したことにより、トランジスタの種類とその
バイアス条件を選定することにより、オフ時のコレクタ
電流をダイオードに比較して小さくする事が可能である
。
バックアップ回路としてバッテリーに直列にダイオード
を挿入した場合に比較して電圧降下量を小さく保てる利
点を有する。さらに、トランジスタ回路をバッテリーと
直列に挿入したことにより、トランジスタの種類とその
バイアス条件を選定することにより、オフ時のコレクタ
電流をダイオードに比較して小さくする事が可能である
。
第１図は従来のメモリーバックアップ回路の結線図、第
２図は本発明の一実施例によるメモリーバックアップ回
路結線図である。 １・・・・・・定電圧電源、２・・・・・・第１の出力
端子、３番 ・・・・・・第２の出力端子、ＲＡＭ・・・・・・メモ
リー、Ｑｌ。 Ｏ２，Ｏ３，Ｏ４・・・・・・トランジスタ、ＢＡＴＴ
・・・・・・バッテリー、Ｒ１・・・・・・抵抗、ｖＤ
Ｄ・・・・・・電源端子、Ｏ８・・・・・・動作切替端
子。
２図は本発明の一実施例によるメモリーバックアップ回
路結線図である。 １・・・・・・定電圧電源、２・・・・・・第１の出力
端子、３番 ・・・・・・第２の出力端子、ＲＡＭ・・・・・・メモ
リー、Ｑｌ。 Ｏ２，Ｏ３，Ｏ４・・・・・・トランジスタ、ＢＡＴＴ
・・・・・・バッテリー、Ｒ１・・・・・・抵抗、ｖＤ
Ｄ・・・・・・電源端子、Ｏ８・・・・・・動作切替端
子。
Claims (1)
- ＲＡＭ（ランダム、アクセス・メモリ）の電源端子に電
圧を供給するための第１の出力端子を備えた定電圧電源
と、前記定電圧電源に設けられ前記ＲＡＭの動作切替端
子と接続され正常電源電圧時には前記動作切替端子を動
作状態に、また停電時には不動作状態に保つ電圧を出力
する第２の出力端子と、前記ＲＡＭの電源端子と、バッ
テリーの間に挿入したトランジスタと、前記第２の出力
により前記正常電源電圧時には前記トランジスタをオフ
に、また停電時にはオンに制御する制御手段と、前記第
１．第２の出力端子間に設けた抵抗とからなるメモリー
バックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133463A JPS5924323A (ja) | 1982-07-29 | 1982-07-29 | メモリ−バツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133463A JPS5924323A (ja) | 1982-07-29 | 1982-07-29 | メモリ−バツクアツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924323A true JPS5924323A (ja) | 1984-02-08 |
| JPH0143326B2 JPH0143326B2 (ja) | 1989-09-20 |
Family
ID=15105367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133463A Granted JPS5924323A (ja) | 1982-07-29 | 1982-07-29 | メモリ−バツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924323A (ja) |
-
1982
- 1982-07-29 JP JP57133463A patent/JPS5924323A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0143326B2 (ja) | 1989-09-20 |
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