JPH0241959Y2 - - Google Patents
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- JPH0241959Y2 JPH0241959Y2 JP4487684U JP4487684U JPH0241959Y2 JP H0241959 Y2 JPH0241959 Y2 JP H0241959Y2 JP 4487684 U JP4487684 U JP 4487684U JP 4487684 U JP4487684 U JP 4487684U JP H0241959 Y2 JPH0241959 Y2 JP H0241959Y2
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- power supply
- terminal
- tuner
- voltage
- circuit
- Prior art date
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- 230000008859 change Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
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- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Circuits Of Receivers In General (AREA)
Description
この考案は、オーデイオ機器におけるチユーナ
コントロールICへの直流電圧の印加手段の改良
に関するものである。
コントロールICへの直流電圧の印加手段の改良
に関するものである。
従来、この種の装置としては、第１図に示すも
のが知られている。図において符号１はPLLチ
ユーナコントロールIC、２はCE端子、３はVdd
端子、４はPLLチユーナコントロールIC１が能
動状態時の電源、５はチユーナ電源端子、６は
CE端子用電源、７はメモリー保持、すなわち
PLLチユーナコントロールIC１が動作停止時の
電源、８はPLLチユーナコントロールIC１が動
作停止時のメモリー保持電源端子である。 次に、以上の構成に基づく動作について説明す
る。PLLチユーナコントロールIC１の動作時に
はチユーナ電源端子５に電圧が印加されるので、
CE端子用電源６を介してCE端子２に電圧が印加
されると同時に電源４が作動して、ダイオード
D4を介してVdd端子３へも電圧が印加される。
次に、チユーナ電源端子５の電圧が消滅すると、
PLLチユーナコントロールIC１の動作が停止し、
常時通電されているメモリー保持用電源端子８か
らメモリー保持のための保持電圧がダイオードＤ
５を介してVdd端子３に印加され続ける。また、
電源７の回路は通常、メモリー電源の制限によつ
て、ドライブ能力は数mA程度であるので、電源
４より電源７へ電流を分流させて、このドライブ
能力を補充させる回路構成にする場合もある。 従来のチユーナコントロール電源回路への電圧
印加回路は以上のように構成されているので、最
近のプリスケラー内蔵のPLLチユーナコントロ
ールICのように消費電力を多く必要とするもの
は、チユーナ電源よりの電圧の印加がチユーナ電
源端子５において解除されると、CE端子２およ
び電源４における電圧がほとんど同時に低下す
る。 第２図は上記の電圧の変化状態と、これらの電
圧の変化に応じたVdd端子３における電圧の変化
を示す図である。図においてＡはチユーナ電源端
子５における電圧変化、同様にしてＢはCE端子
２、Ｃは電源４、ＤはVdd端子３におけるそれぞ
れの電圧変化を示す。 第１図と第２図に基づき、さらに詳細に動作を
説明する。通常、CE端子２においては、２〜3V
程度まで電圧が低下してから、電圧状態が“Ｌ”
であることを検知する。この“Ｌ”状態の検知に
至るまでは、PLLチユーナコントロールIC１は
動作を停止しないため、Vdd端子３への電流供給
は電源７によつて行われるが、前述のように電源
７はメモリー電流の制限のため、回路のドライブ
能力が非常に低いので、コンデンサC1，C2に充
電された電荷に依存することになるが、このコン
デンサC1，C2すらも容量によつては、上記の過
渡期の電圧を保持しきれないので、CE端子２の
位置の電圧状態が“Ｌ”になるまでの間に、図の
Ｅ点で示すようにVdd端子３の電圧は１〜2V程
度まで低下する。CE端子２の電圧が“Ｌ”とな
つた以後は、図のＦ点で示すように電源７が電流
の供給をできるまで、Vdd端子３を流れる電流が
少なくなるので、Vdd端子３の電源は元の値（こ
の場合5V）に戻る。このVdd端子３が１〜2Vま
で電圧低下をする間に、メモリー忘れが生じ易
い。また、主電源を投入する時に、チユーナ電源
とメモリー保持電源とが同時に動作すると、電源
４とコンデンサC1との作用で、Vdd端子３におけ
る電圧上昇がCE端子２における電圧上昇より遅
れるために、本来はVdd端子３における電圧上昇
がCE端子２より先行すれば的確に動作すべきパ
ワーオンリセツトが、この遅れのために異常動作
となる。この異常動作を防止するにはコンデンサ
C1，C2の容量を増大することが考えられるが、
実際には数百μF程度の同容量のものを設けなけ
ればならない等の欠点があつた。
のが知られている。図において符号１はPLLチ
ユーナコントロールIC、２はCE端子、３はVdd
端子、４はPLLチユーナコントロールIC１が能
動状態時の電源、５はチユーナ電源端子、６は
CE端子用電源、７はメモリー保持、すなわち
PLLチユーナコントロールIC１が動作停止時の
電源、８はPLLチユーナコントロールIC１が動
作停止時のメモリー保持電源端子である。 次に、以上の構成に基づく動作について説明す
る。PLLチユーナコントロールIC１の動作時に
はチユーナ電源端子５に電圧が印加されるので、
CE端子用電源６を介してCE端子２に電圧が印加
されると同時に電源４が作動して、ダイオード
D4を介してVdd端子３へも電圧が印加される。
次に、チユーナ電源端子５の電圧が消滅すると、
PLLチユーナコントロールIC１の動作が停止し、
常時通電されているメモリー保持用電源端子８か
らメモリー保持のための保持電圧がダイオードＤ
５を介してVdd端子３に印加され続ける。また、
電源７の回路は通常、メモリー電源の制限によつ
て、ドライブ能力は数mA程度であるので、電源
４より電源７へ電流を分流させて、このドライブ
能力を補充させる回路構成にする場合もある。 従来のチユーナコントロール電源回路への電圧
印加回路は以上のように構成されているので、最
近のプリスケラー内蔵のPLLチユーナコントロ
ールICのように消費電力を多く必要とするもの
は、チユーナ電源よりの電圧の印加がチユーナ電
源端子５において解除されると、CE端子２およ
び電源４における電圧がほとんど同時に低下す
る。 第２図は上記の電圧の変化状態と、これらの電
圧の変化に応じたVdd端子３における電圧の変化
を示す図である。図においてＡはチユーナ電源端
子５における電圧変化、同様にしてＢはCE端子
２、Ｃは電源４、ＤはVdd端子３におけるそれぞ
れの電圧変化を示す。 第１図と第２図に基づき、さらに詳細に動作を
説明する。通常、CE端子２においては、２〜3V
程度まで電圧が低下してから、電圧状態が“Ｌ”
であることを検知する。この“Ｌ”状態の検知に
至るまでは、PLLチユーナコントロールIC１は
動作を停止しないため、Vdd端子３への電流供給
は電源７によつて行われるが、前述のように電源
７はメモリー電流の制限のため、回路のドライブ
能力が非常に低いので、コンデンサC1，C2に充
電された電荷に依存することになるが、このコン
デンサC1，C2すらも容量によつては、上記の過
渡期の電圧を保持しきれないので、CE端子２の
位置の電圧状態が“Ｌ”になるまでの間に、図の
Ｅ点で示すようにVdd端子３の電圧は１〜2V程
度まで低下する。CE端子２の電圧が“Ｌ”とな
つた以後は、図のＦ点で示すように電源７が電流
の供給をできるまで、Vdd端子３を流れる電流が
少なくなるので、Vdd端子３の電源は元の値（こ
の場合5V）に戻る。このVdd端子３が１〜2Vま
で電圧低下をする間に、メモリー忘れが生じ易
い。また、主電源を投入する時に、チユーナ電源
とメモリー保持電源とが同時に動作すると、電源
４とコンデンサC1との作用で、Vdd端子３におけ
る電圧上昇がCE端子２における電圧上昇より遅
れるために、本来はVdd端子３における電圧上昇
がCE端子２より先行すれば的確に動作すべきパ
ワーオンリセツトが、この遅れのために異常動作
となる。この異常動作を防止するにはコンデンサ
C1，C2の容量を増大することが考えられるが、
実際には数百μF程度の同容量のものを設けなけ
ればならない等の欠点があつた。
この考案は、上記のような従来の回路の欠点を
解消するためになされたもので、チユーナ電源を
チユーナ用定電圧回路を経由して供給し、CE端
子とチユーナ電源間にツエナーダイオードを直列
に設けることによつて部品点数の減少を図り、か
つ、安定した動作を行うことができる電源回路を
提供することを目的としている。
解消するためになされたもので、チユーナ電源を
チユーナ用定電圧回路を経由して供給し、CE端
子とチユーナ電源間にツエナーダイオードを直列
に設けることによつて部品点数の減少を図り、か
つ、安定した動作を行うことができる電源回路を
提供することを目的としている。
チツプイネーブル端子と電源端子とを有したチ
ユーナコントロールIC、メモリ保持用電源及び
チユーナ電源に接続されたチユーナ用定電圧回路
を備え、前記チユーナ用定電圧回路の出力を前記
電源端子及びツエナーダイオードを介して前記チ
ツプイネーブル端子に接続し、前記メモリ保持用
電源の出力を並列接続によるツエナーダイオード
を介して前記電源端子に接続してなることを特徴
とするものである。
ユーナコントロールIC、メモリ保持用電源及び
チユーナ電源に接続されたチユーナ用定電圧回路
を備え、前記チユーナ用定電圧回路の出力を前記
電源端子及びツエナーダイオードを介して前記チ
ツプイネーブル端子に接続し、前記メモリ保持用
電源の出力を並列接続によるツエナーダイオード
を介して前記電源端子に接続してなることを特徴
とするものである。
以下この考案の一実施例を、図面に基づいて具
体的に設明する。第３図において符号１ないし符
号８は第１図における従来例と同様、あるいは相
当部分である。ただし電源４は、第１図の相当部
分に比較して簡素化された回路であり、CE端子
用電源６ではツエナーダイオードを直列に接続し
ている。また、９はチユーナ回路の定電圧回路で
ある。 次に、動作について説明する。ツエナーダイオ
ードD2はVdd端子３に接続されているので、メ
モリー保持中および動作中共に作用し、CE端子
２に接続されたツエナーダイオードD1はチユー
ナ用定電圧の電圧と、CE端子２における作動に
必要な電圧との差の値で選定した特性のものが使
用される。その他の回路素子による動作は従来の
回路と同様である。 この回路構成によると、チユーナ電源端子５に
おける電圧変化に追随する電源４の電圧の変動は
従来例と同様であるが、第４図に示すようにＡの
チユーナ電源端子５における電圧変化、同様にし
てＢのＥ端子２、Ｃの電源４、ＤのVdd端子３の
それぞれのＡの変化に対応する追随の様子から察
せられる通り、CE端子２における電圧の変化は、
チユーナ用定電圧９と直列にツエナーダイオード
D1が接続されているので、チユーナ電源端子５
の電圧低下とほぼ同じ値で低下して素早く零Ｖに
なる。このためコンデンサC1が大容量でなくて
も、図のＤで示すようにVdd端子３における電圧
は低下することがない。また、主電源投入時にチ
ユーナ電源端子５とメモリー保持電源端子８とに
同時に電圧が印加されても、Vdd端子３における
電圧がCE端子２における電圧よりも確実に高い
値となるので、パワーオンリセツト動作を的確に
行うことができる。 なお、上記実施例では、PLLチユーナコント
ロールICの場合について説明したが、マイコン
を使用した回路で消費電流の多いIC回路につい
ても実施例と同様の効果を奏する。
体的に設明する。第３図において符号１ないし符
号８は第１図における従来例と同様、あるいは相
当部分である。ただし電源４は、第１図の相当部
分に比較して簡素化された回路であり、CE端子
用電源６ではツエナーダイオードを直列に接続し
ている。また、９はチユーナ回路の定電圧回路で
ある。 次に、動作について説明する。ツエナーダイオ
ードD2はVdd端子３に接続されているので、メ
モリー保持中および動作中共に作用し、CE端子
２に接続されたツエナーダイオードD1はチユー
ナ用定電圧の電圧と、CE端子２における作動に
必要な電圧との差の値で選定した特性のものが使
用される。その他の回路素子による動作は従来の
回路と同様である。 この回路構成によると、チユーナ電源端子５に
おける電圧変化に追随する電源４の電圧の変動は
従来例と同様であるが、第４図に示すようにＡの
チユーナ電源端子５における電圧変化、同様にし
てＢのＥ端子２、Ｃの電源４、ＤのVdd端子３の
それぞれのＡの変化に対応する追随の様子から察
せられる通り、CE端子２における電圧の変化は、
チユーナ用定電圧９と直列にツエナーダイオード
D1が接続されているので、チユーナ電源端子５
の電圧低下とほぼ同じ値で低下して素早く零Ｖに
なる。このためコンデンサC1が大容量でなくて
も、図のＤで示すようにVdd端子３における電圧
は低下することがない。また、主電源投入時にチ
ユーナ電源端子５とメモリー保持電源端子８とに
同時に電圧が印加されても、Vdd端子３における
電圧がCE端子２における電圧よりも確実に高い
値となるので、パワーオンリセツト動作を的確に
行うことができる。 なお、上記実施例では、PLLチユーナコント
ロールICの場合について説明したが、マイコン
を使用した回路で消費電流の多いIC回路につい
ても実施例と同様の効果を奏する。
以上説明したように、この考案によれば、チユ
ーナ電源に定電圧回路を用いたため、部品点数の
低減ができ、また、CE端子とチユーナ電源端子
との間にツエナーダイオードを直列に接続したの
で、安定したチユーナコントロールができるとい
う効果がある。
ーナ電源に定電圧回路を用いたため、部品点数の
低減ができ、また、CE端子とチユーナ電源端子
との間にツエナーダイオードを直列に接続したの
で、安定したチユーナコントロールができるとい
う効果がある。
第１図は従来のチユーナコントロールの回路
図、第２図は第１図における各点の電圧変動を示
す図、第３図は本考案の一実施例を示す回路図、
第４図は第３図における各点の電圧変化を示す図
である。 １……PLLチユーナコントロールIC、２……
CE端子、３……Vdd端子、４……電源、５……
チユーナ電源端子、６……CE端子用電源、７…
…電源、８……メモリー保持電源端子、９……チ
ユーナ用電圧。
図、第２図は第１図における各点の電圧変動を示
す図、第３図は本考案の一実施例を示す回路図、
第４図は第３図における各点の電圧変化を示す図
である。 １……PLLチユーナコントロールIC、２……
CE端子、３……Vdd端子、４……電源、５……
チユーナ電源端子、６……CE端子用電源、７…
…電源、８……メモリー保持電源端子、９……チ
ユーナ用電圧。
Claims (1)
- チツプイネーブル端子と電源端子とを有したチ
ユーナコントロールIC、メモリ保持用電源及び
チユーナ電源に接続されたチユーナ用定電圧回路
を備え、前記チユーナ用定電圧回路の出力を前記
電源端子及びツエナーダイオードを介して前記チ
ツプイネーブル端子に接続し、前記メモリ保持用
電源の出力を並列接続によるツエナーダイオード
を介して前記電源端子に接続してなることを特徴
とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4487684U JPS60158348U (ja) | 1984-03-27 | 1984-03-27 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4487684U JPS60158348U (ja) | 1984-03-27 | 1984-03-27 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60158348U JPS60158348U (ja) | 1985-10-22 |
| JPH0241959Y2 true JPH0241959Y2 (ja) | 1990-11-08 |
Family
ID=30557853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4487684U Granted JPS60158348U (ja) | 1984-03-27 | 1984-03-27 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158348U (ja) |
-
1984
- 1984-03-27 JP JP4487684U patent/JPS60158348U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60158348U (ja) | 1985-10-22 |
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