JP2785973B2 - マイクロコンピュータのリセット回路 - Google Patents

マイクロコンピュータのリセット回路

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JP2785973B2 JP1256438A JP25643889A JP2785973B2 JP 2785973 B2 JP2785973 B2 JP 2785973B2 JP 1256438 A JP1256438 A JP 1256438A JP 25643889 A JP25643889 A JP 25643889A JP 2785973 B2 JP2785973 B2 JP 2785973B2
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【発明の詳細な説明】 [産業上の利用分野] 本発明は、マイクロコンピュータのリセット回路に関
する。
[従来の技術] 従来のマイクロコンピュータのリセット回路101は、
第7図に示すように、マイクロコンピュータ2と、交流
電源4を整流・平滑する電源回路6と、バックアップ電
源8と、リセットパルス発生回路10と、プルアップ抵抗
12と、リセットスイッチ14とを含む。このようなリセッ
ト回路101は、例えばシステムオーディオ装置等のシス
テムに用いられる。
電源回路6の出力(ラインl1)は、バックアップ電源
8を介して、マイクロコンピュータ2の電源入力VDD
与えられる。検出出力(ラインl2)は、マイクロコンピ
ュータ2のバックアップ検出端子POFFに与えられるとと
もに、リセットパルス発生回路10に与えられる。
バックアップ検出端子POFFにおいては、入力された電
圧は、所定のスレッショルドレベルVIPでレベル弁別さ
れる。入力された電圧がスレッショルドレベルVIP以下
になった場合には、アンプのミューティング、スピーカ
のリレースイッチにより切る離し等の処理に必要な時間
数msec〜数10msec経過後、通常モードからバックアップ
モードに入る。この処理により、スピーカーからクリッ
ク音が再生されるのが防止される。この時間は、ROMに
記憶されているプログラムにより行なわれる。バックア
ップモードでは、RAMの記憶内容を保持しつつ、バック
アップ電源8の消費電力が最小となるようにシステムを
制御する。
マイクロコンピュータ2のリセット端子RESETにおい
ては、入力された電圧は、所定のスレッショルドレベル
VIRでレベル弁別される。通常モードにおいては、入力
された電圧が「H」からスレッショルドレベルVIR以下
になった場合には、即座にRAMの記憶内容を初期化す
る。入力された電圧が「L」からスレッショルドレベル
VIR以上になった場合には、RAMの初期化された内容でス
タートする。バックアップモードにおいては、入力され
た電圧が「H」からスレッショルドレベルVIR以下にな
った場合には、RAMの記憶内容を保持しつつ初期化す
る。入力された電圧が「L」からスレッショルドレベル
VIR以上になった場合には、RAMに保持された記憶内容で
起動する。
リセットパルス発生回路10は、電源回路6の検出出力
(l2)が立ち下がった時に、リセットパルスを出力する
ものである。
このようなリセット回路101は、次のような動作を行
なう。
まず、マイクロコンピュータ2が通常モードであると
き、交流電源4が停電したとする(第8図(1)の
(ト))。これにより、電源回路6の出力電圧が低下
し、マイクロコンピュータ2のバックアップ検出端子PO
FFの電圧も低下する。この電圧がスレッショルドレベル
VIP以下になると、マイクロコンピュータ2はROMに記憶
されているプログラムにしたがってシステムの動作を中
断する。これにより、駆動電流を最小にして、バックア
ップ電源8を長期間保持し、RAMの内容が消えないよう
にしている。すなわち、バックアップモードに入る。
なお、この場合には、電源回路6の検出電圧の低下に
よって、トランジスタ62のベース電位が低下したままに
保持される。したがって、トランジスタ62が遮断したま
まに保持され、リセットパルスは発生されることはな
い。
マイクロコンピュータ2がバックアップモードにある
とき、交流電源が復帰すると、電源回路6の検出出力
は、第8図(1)の(イ)に示すように上昇する。リセ
ットパルス発生回路10は、この出力の上昇率を検出し
て、第8図(3)の(ロ)に示すように、マイクロコン
ピュータ2のリセット端子RESETにスレッショルドレベ
ルVIR以下になるようなリセットパルス(ロ)を出力す
る。すなわち、電源回路6の検出出力が上昇すると、コ
ンデンサ64が充電され、トランジスタ62が導通し、マイ
クロコンピュータ2のリセット端子RESETがスレッショ
ルドレベルVIR以下の0Vにされる。次いで、コンデンサ6
4の充電が終了するとトランジスタ62のベース電圧が低
下し、これによってトランジスタ62のコレクタ電位が上
昇し、リセット端子RESETのスレッショルドレベルVIR
上に電圧が上昇する。したがって、リセットパルスがリ
セット端子RESETに出力される。マイクロコンピュータ
2は、このリセットパルス(ロ)の前縁によってRAMの
内容を保持しつつシステムを初期化し、後縁によってRA
Mの内容でシステムを起動し、通常モードに入る。
[発明が解決しようとする課題] しかし、マイクロコンピュータ2のバックアップ検出
端子POFF,リセット端子RESETのスレッショルドレベルV
IP,VIRや、リセットパルス発生回路10の感度を一致させ
るのが困難である。したがって、交流電源の一時的な電
力消勢等である瞬断が生じた場合、バックアップ検出端
子POFF、リセット端子RESETのそれぞれの瞬断検出が一
致しないことが生じる。例えば、バックアップ検出端子
POFFでは瞬断検出をしているが、リセット端子RESETで
は瞬断検出をしていないことが生じる。また、逆に、バ
ックアップ検出端子POFFでは瞬断検出をしていないが、
リセット端子RESETでは瞬断検出をしていることも生じ
る。
例えば、交流電源4が瞬断したが、マイクロコンピュ
ータ2のバックアップ検出端子POFFの電圧は第8図
(1)の(ハ)に示すようにスレッショルドレベルVIP
まで降下しなかったとする。このような場合であって
も、第7図の回路においては、リセットパルス発生回路
10からリセットパルス(ニ)が出力されることがある。
この場合には、マイクロコンピュータ2は、通常モード
におけるリセットと判断し、リセットパルス(ニ)の前
縁によってそれまで実行していたプログラムやデータ等
の記憶内容を初期化してしまう。したがって、チュー
ナ、コンパクトディスクプレーヤー等のプリセットデー
タや実行すべきプログラム等を一から記憶させ直す必要
が生じる。
また、逆に、マイクロコンピュータ2のバックアップ
検出端子POFFのスレッショルドレベルVIPまで電源回路
6の出力電圧が降下したのにも拘らず(第8図(1)の
(ホ))、第8図(3)の(ヘ)に示すように、リセッ
トパルス発生回路10の出力電圧が充分に低下せず、この
出力電圧がマイクロコンピュータ2のリセット端子のス
レッショルドレベルVIR以下にならない場合がある。こ
の場合には、リセットパルスが入力されていないので、
マイクロコンピュータがバックアップモードに入ったま
まになり、バックアップから通常モードに戻ることがで
きなくなる。
さらに、次のような問題もある。バックアップ検出端
子POFFが電圧VIP以下になっても、マイクロコンピュー
タが実際にバックアップモードになるまでには時間がか
かる。これは、マイクロコンピュータ2の内部の処理
や、スピーカのリレースイッチ駆動等に時間を要するか
らである。したがって、バックアップモードに入る前に
リセットパルスの前縁が入力されると、通常モードにお
けるリセットと判断され、メモリの内容が消えてしまう
ことになった。加えて、この場合には、スピーカからク
リック音が再生されてしまうおそれもあった。
本発明は、上述の技術的課題を解決し、瞬断が生じた
場合においても、メモリが初期化されることがなく、ま
た、瞬断から復帰した場合に確実に通常モードに復帰す
ることができ、しかも、通常モードからバックアップモ
ードに移る場合に時間がかかる場合においてもバックア
ップモードに入るまでの処理を確実に行なうことができ
るマイクロコンピュータのリセット回路を提供すること
を目的とする。
[課題を解決するための手段] 上述の技術的課題を解決するために本発明は以下の構
成をとる。
すなわち、請求項(1)のマイクロコンピュータのリ
セット回路は、直流電源の出力変動をみて、出力電圧が
低下した後上昇した場合に1ショットのパルスをバック
アップ検出端子に出力する単安定マルチバイブレータ
と、 単安定マルチバイブレータから出力された1ショット
のパルスの後縁に応答して、リセットパルスをリセット
端子に出力するリセットパルス発生回路を備えている。
請求項(2)のマイクロコンピュータのリセット回路
においては、請求項(1)の単安定マルチバイブレータ
の出力する1ショットのパルスのパルス幅は、 バックアップ検出端子が所定のレベル以下になってか
らバックアップモードに入るまでに要する時間よりも長
いものであることを特徴としている。
請求項(3)のマイクロコンピュータのリセット回路
においては、請求項(1)または(2)の単安定マルチ
バイブレータが、 負荷抵抗を介して直流電源からの直流電圧が印加され
る一対の第1および第2のスイッチングデバイスと、 第1のスイッチングデバイスに接続された負荷に並列
に接続され、時定数を定める抵抗およびコンデンサから
なる直列回路と、 一端が前記抵抗およびコンデンサの共通の接続点に接
続され、他端に直流電源からトリガ信号が入力されるダ
イオードとを備え、 前記共通の接続点からの出力を第2のスイッチングデ
バイスの制御端子に与えるとともに、第2のスイッチン
グデバイスの出力を第1のスイッチングデバイスの制御
端子に正帰還し、第1のスイッチングデバイスから1シ
ョットのパルスを出力することを特徴とする。
請求項(4)のマイクロコンピュータのリセット回路
においては、請求項(3)の単安定マルチバイブレータ
が、 前記共通の接続点と前記第2のスイッチングデバイス
の制御端子との間に接続され、前記直流電源からの直流
電圧が予め定められた電圧以上である場合にブレークダ
ウンするツェナーダイオードを備えることを特徴とする
ものである。
請求項(5)のマイクロコンピュータのリセット回路
においては、請求項(1)または(2)の単安定マルチ
バイブレータが、 トリガ入力端子を有し、コンデンサの充電時間または
放電時間によって出力される1ショットのパルスのパル
ス幅が決定されるものにおいて、 安定または不安定状態に拘らずトリガ信号入力によっ
て、コンデンサを強制的に充電または放電するようにし
たことを特徴とする。
[作用] 請求項(1)のマイクロコンピュータのリセット回路
においては、単安定回路は、瞬断に応じて1ショットの
パルスを出力する。この1ショットのパルスは、マイク
ロコンピュータのバックアップ検出端子に与えられるの
で、1ショットのパルスの期間中は、マイクロコンピュ
ータはバックアップ状態となる。そして、パルス発生回
路は、単安定回路から出力された1ショットのパルスの
後縁に応答してリセットパルスを出力する。したがっ
て、バックアップ検出端子とリセット端子が確実に連動
して動作する。
請求項(2)のリセット回路においては、1ショット
のパルスのパルス幅がバックアップモードに入るのに要
する時間よりも長くなるように構成されている。
したがって、電源瞬断においても、バックアップモー
ドへの移行準備中に、リセットパルスが出力されること
がなく、メモリの内容が消去されずにバックアップモー
ドに移ることができる。
請求項(3)および(5)のマイクロコンピュータの
リセット回路においては、単安定マルチバイブレータ
が、トリガ信号が時定数よりも短い間隔で複数入力され
た場合おいては、ダイオードは、トリガ信号が入力され
るごとにコンデンサに充電されている電荷を放電する。
したがって、瞬断が生じた場合でも、最新の瞬断から
時間T経過後の1ショットのパルスの後縁を出力するこ
とができる。
請求項(4)のマイクロコンピュータのリセット回路
においては、単安定マルチバイブレータが、直流電圧が
低下して予め定められた所定の電圧未満になった場合に
は、ツェナーダイオードは、直流電圧の低下中にはトリ
ガ信号の有無に拘らず遮断状態を保持し続ける。また、
直流電圧が上昇して予め定められた所定の電圧を超えた
場合には、ツェナーダイオードは、直流電圧の上昇後ブ
レークダウンする。
したがって、直流電圧の低下中に1ショットのパルス
の前縁および後縁が出力されることはない。
[実施例] 以下、図面に基づいて本発明の実施例を説明する。
第1図は、本発明の一実施例の回路図である。
なお、第7図の従来技術に対応する部分には同一の参
照符を示す。
マイクロコンピュータのリセット回路1は、マイクロ
コンピュータ2と、交流電源4からの交流電力を整流・
平滑する直流電源としての電源回路6と、バックアップ
電源8と、リセットパルス発生回路10と、プルアップ抵
抗12と、リセットスイッチ14と、単安定マルチバイブレ
ータ16とを含む。
このようなリセット回路1は、例えばシステムオーデ
ィオ装置等のシステムに用いられる。
−マイクロコンピュータ2− マイクロコンピュータ2は、バックアップ電源8によ
って電力付勢される。クロック信号を得るため、マイク
ロコンピュータ2には、水晶発振子3aと、コンデンサ3
b,3cとが接続される。また、マイクロコンピュータ2
は、バックアップ検出端子POFFと、リセット端子RESET
とを有し、また、内部にROM、RAM(レジスタを含む)を
備える。
バックアップ検出端子POFFにおいては、入力された電
圧は、所定のスレッショルドレベルVIPでレベル弁別さ
れる。入力された電圧がスレッショルドレベルVIP以下
になった場合には、アンプのミューティング、スピーカ
のリレースイッチによる切り離し等の処理に必要な時間
t(バックアップ準備時間)、例えば数msec〜数10msec
経過後、通常モードからバックアップモードに入る。こ
の処理により、スピーカーからクリック音が再生される
のが防止される。この時間は、ROMに記憶されているプ
ログラムにより行なわれる。
ROMには、第2図に示す通常モードおよびバックアッ
プモードに関するプログラム等が記憶されている。
初期状態では、バックアップ電源8から供給される電
圧VDDは、マイクロコンピュータ2のRAMのメモリ保持限
界電圧VST、例えば1.5V未満である(VDD<VST)。バッ
クアップ電源8から供給される電圧VDDが上昇すると、
マイクロコンピュータ2はクロック信号の発振を開始す
る(ステップn1)。次いで、リセットパルスの立ち上が
り(後縁)を検出し(ステップn2)、RAMチェックを行
いバックアップ中であるか否か判断する(ステップ
n3)。バックアップ中でなければ、RAMの記憶内容をク
リアし(ステップn4)、アドレス0番地に進む(ステッ
プn5)。バックアップ中であれば、ステップn3からステ
ップn5に進む。次いで、ステップn6において通常モード
に入る。
次いで、ステップn7に進みリセットパルスの立ち下が
り(前縁)があったかどうか判断される。あればステッ
プn2に戻り、なければステップn8に進む。ステップn8
おいては、バックアップ検出端子POFFがローレベルにな
ったか否か判断される。ローレベルでなければステップ
n6に戻り通常モードの動作を続行し、ローレベルであれ
ばステップn9,n10のバックアップ処理を行う。ステップ
n9では、RAMにチェックRAMを設定する。ステップn10
は、クロック信号の発振を停止する。
次いで、ステップn11に進み、バックアップモードに
入る。バックアップモードでは、RAMの記憶内容を保持
しつつ、バックアップ電源8の消費電力が最小となるよ
うにシステムを制御する。
なお、バックアップモードでは、リセット端子RESET
のポートは、開いている。VDD<VSTの状態でなければ
(ステップn12)、ステップn13においてリセットパルス
の立ち下がり(前縁)を検出し、ステップn1に戻る。V
DD<VSTの状態であれば、(ステップn12)、スタートに
戻る。
−電源回路6− 電源回路6においては、電源スイッチ20を介する交流
電源4からの交流電力は、電源トランス30によって低電
圧化される。低電圧化された交流電力は、ブリッジダイ
オード32によって整流される。整流された直流電力は、
コンデンサ34によって平滑される。コンデンサ34によっ
て平滑化された直流電力は、ダイオード36を介してコン
デンサ38によってさらに平滑化され、安定化電源40に与
えられる。安定化電源40によって一定電圧(例えば+5
V)に安定化された直流電力は、ラインl1に出力され
る。なお、コンデンサ34の容量は、比較的小さく、コン
デンサ38の容量は比較的大きい。コンデンサ34には、可
変抵抗44が接続される。可変抵抗44は、電源スイッチ20
が遮断された場合に、コンデンサ34に充電されている電
荷を急速に放電する。このとき、コンデンサ38に充電さ
れていた電荷は、ダイオード36によって、可変抵抗44に
は流れない。電源スイッチ20が導通された場合には、可
変抵抗44は、コンデンサ34の急速充電を阻害しない。し
たがって、電源トランス30に与えられた交流電力の出力
変動に可変抵抗44の両端間電圧は急峻に応答するが、安
定化電源40の出力電圧は、これよりゆっくりと応答す
る。電源トランス30に与えられた交流電力の出力変動を
検出するために、可変抵抗44の可動端子44aは、ラインl
2に接続される。電源回路6の出力は、ラインl1を介し
てバックアップ電源8および単安定マルチバイブレータ
16等に与えられる。
−バックアップ電源8− バックアップ電源8は、ダイオード52と、コンデンサ
54とを備える。ダイオード52は、電源回路6から出力さ
れた直流電圧をコンデンサ54に充電するとともに、電源
回路6の出力電圧が低下した場合にコンデンサ54に充電
された電荷が電源回路6に逆流するのを防止する。バッ
クアップ電源8の出力は、マイクロコンピュータ2に与
えられ、マイクロコンピュータ2を電力付勢する。ま
た、プルアップ抵抗12を介してマイクロコンピュータ2
のリセット端子RESETに与えられる。
−単安定マルチバイブレータ16− 単安定マルチバイブレータ16においては、ラインl1
介する直流電圧+B2および接地間には、負荷抵抗72およ
び第1のスイッチングデバイスとしてのトランジスタ74
が直列に接続される。また、ラインl1を介する直流電圧
+B2および接地間には、負荷抵抗76および第2のスイッ
チングデバイスとしてのトランジスタ78が直列に接続さ
れる。負荷抵抗72には、抵抗80およびコンデンサ82から
なる直列回路84が並列に接続される。抵抗80およびコン
デンサ82の共通の接続点86からの出力は、ツェナーダイ
オード88およびブリーダー抵抗90,92を介して、制御端
子としてのトランジスタ78のベースに与えられる。ツェ
ナーダイオード88のツェナー電圧は、例えば4Vである。
ツェナーダイオード88のツェナー電圧と、トランジスタ
78のVBE間電圧の和、すなわち、単安定マルチバイブレ
ータ16の動作レベルVS1は、この単安定マルチバイブレ
ータ16から出力される1ショットのパルスを利用するマ
イクロコンピュータ2の動作保証電圧の最低値以上に設
定される。
トランジスタ78のコレクタからの出力は、ブリーダー
抵抗94,96を介して制御端子としてのトランジスタ74の
ベースに与えられる。接続点86には、ダイオード98のア
ノードが接続される。ダイオード98のカソードには、ト
リガ入力端子99を介してラインl2が接続される。トラン
ジスタ74のコレクタからは、抵抗80およびコンデンサ82
の時定数T、ツェナーダイオード88のツェナー電圧およ
びトランジスタ78のVBE間電圧の和VS1と、ダイオード98
の順方向電圧との差すなわちトリガパルススレッショル
ドレベルVS2で定まる1ショットのパルスが出力され
る。このトランジスタ74のコレクタからの出力は、マイ
クロコンピュータ2のバックアップ検出端子POFFおよび
リセットパルス発生回路10に与えられる。
ここで、抵抗80の抵抗値をR80とし、コンデンサ82の
容量をC82とし、直流電圧+B2をVB2とすると、1ショッ
トのパルスのパルス幅Tは、 となる。このパルス幅Tは、例えば、数10msecであり、
バックアップ処理に要する時間tより十分大きく設定さ
れる。
ここで、単安定マルチバイブレータ16の動作を説明す
る。このように構成された単安定マルチバイブレータ16
では、第3図(1)に示すようにラインl1を介して出力
される直流電圧+B2が安定している場合において、ダイ
オード98のカソードに第3図(2)のm1に示すようにラ
インl2を介する検出電圧、すなわち、トリガ信号が入力
されないときには、安定状態を保持する。このとき、ダ
イオード98は、遮断している。また、接続点86の電位
は、第3図(3)のm2に示すように、直流電圧+B2とほ
ぼ同電位である。また、ツェナーダイオード88には、抵
抗80を介して直流電圧+B2が印加されるので、第3図
(4)のm3に示すように、ブレークダウンしている。し
たがって、トランジスタ78は、ベース電位が高く、第3
図(5)のm4に示すように、導通している。さらに、ト
ランジスタ74は、ベース電位が低く、第3図(6)のm5
に示すように、遮断している。したがって、トランジス
タ74のコレクタからハイレベルの信号が出力される。
このような安定状態においてダイオード98のカソード
の1つのトリガ信号αが入力されたときには、これに応
答してダイオード98が導通し、接続点86の電位が低下す
る(第3図(3)のt1)。したがって、ツェナーダイオ
ード88が遮断し、トランジスタ78のベース電位が低下
し、トランジスタ78が遮断する(第3図(5)のs1)。
また、トランジスタ74のベース電位が高くなり、トラン
ジスタ74が導通する(第3図(6)のw1)。したがっ
て、トランジスタ74のコレクタから、ハイレベルからロ
ーレベルとなる1ショットのパルスの前縁w1が出力され
る。このとき、コンデンサ82に充電されていた電荷は、
ダイオード98を介して放電される(第3図(3)の
t1)。
トランジスタ74が導通し、トランジスタ78が遮断する
と、単安定マルチバイブレータは不安定状態となり、コ
ンデンサ82は抵抗80を介して充電を開始する。コンデン
サ82の充電電圧がツェナーダイオード88のツェナー電圧
を超えると、ツェナーダイオード88がブレークダウンし
(第3図(4)のu1)、トランジスタ78のベース電位が
高くる。そして、抵抗80およびコンデンサ82の時定数で
定まる時間T経過後トランジスタ78が導通する(第3図
(5)のs2)。また、トランジスタ74のベース電位が低
くなり、トランジスタ74が遮断する(第3図(5)の
w2)。したがって、トランジスタ74のコレクタからロー
レベルからハイレベルとなる1ショットのパルスの後縁
w2が出力される。
次に、第3図(2)に示すようにトリガ信号βが入力
された後、時間T経過前に再度トリガ信号γ,εが入力
された場合の動作を説明する。
まず、トリガ信号βによって、トランジスタ74が導通
し、パルスの前縁w3が出力される(第3図(6))。こ
の時、トランジスタ82から電荷が放電され、接続点86の
電位は下がる(第3図(3)のt2)。その後、コンデン
サ82は、抵抗80を介して充電され始める。しかし、トリ
ガ信号γが入力されると、コンデンサ82に充電された電
荷は、ダイオード98を介して放電される(第3(3)の
t3)。その後コンデンサ82は、再び充電され始めるが、
トリガ信号εによって再度電荷を放電する(第3図
(3)のt4)。したがって、コンデンサ82は、最新のト
リガ信号εの入力後、再度放電状態から充電を開始す
る。したがって、最新のトリガ信号から時間T経過後に
トランジスタ74のコレクタからローレベルからハイレベ
ルとなる1ショットのパルスの後縁w4が出力される。
上述のようにして、連続してトリガ信号入力があった
場合にも、常に最新のトリガ信号から所定の時間経過後
に1ショットのパルスの後縁を得ることができる。この
ような効果は、ツェナーダイオード88がなくとも得るこ
とができる。
次に、ツェナーダイオード88の作用を説明する。第4
図(1)に示すように、単安定マルチバイブレータが安
定している状態において、直流電圧+B2が低下して
(h1)、電圧VS1未満になった場合を説明する。直流電
圧+B2が電圧VS1未満になると、ツェナーダイオード88
は、第4図(4)のu1に示すように、遮断する。したが
って、第4図(5)のs1に示すように導通していたトラ
ンジスタ78が遮断し、第4図(6)のw1に示すように遮
断していたトランジスタ74が導通する。すなわち、トラ
ンジスタ74のコレクタから、ハイレベルからローレベル
となる1ショットのパルスの前縁w1が出力される。
次に、第4図(1)のh2に示すように、直流電圧+B2
が上昇して電圧VS1を超えると、接続点86の電位が電圧V
S1を超え、ツェナーダイオード88は、ブレークダウンす
る(第4図(4)のu2)。したがって、ツェナーダイオ
ード88の導通後、遮断していたトランジスタ78が導通し
(第4図(5)のs2)、導通していたトランジスタ74が
遮断する(第4図(6)のw2)。したがって、直流電圧
+B2が上昇して電圧VS1を超えた後に、トランジスタ74
のコレクタから、ローレベルからハイレベルとなる1シ
ョットのパルスの後縁w2が出力される。
すなわち、直流電圧+B2の低下中に1ショットのパル
スの前縁w1および後縁w2が出力されることはない。
なお、直流電圧+B2が低下している間にトリガ信号α
が入力されたときには(第4図(2)のα)、このトリ
ガ信号でコンデンサ5aに充電されていた電荷が放電され
るが、単安定マルチバイブレータ16は、直流電圧+B2
低下で既に不安定状態になっている。したがって、安定
状態に戻ることなく不安定状態を維持する。
次に、第5図(1),(2)に示すように、トリガ信
号αが入力され単安定マルチバイブレータが不安定状態
にある間に直流電圧+B2が低下して、電圧VS1未満にな
った場合について説明する。
トリガ信号αによってダイオード98が導通し、ツェナ
ーダイオード88は、第5図(4)のu1に示すように、遮
断する。これによって、第5図(5)のs1に示すように
導通していたトランジスタ78が遮断し、第5図(6)の
w1に示すように遮断していたトランジスタ74が導通す
る。すなわち、トランジスタ74のコレクタから、ハイレ
ベルからローレベルとなる1ショットのパルスの前縁w1
が出力される。その後、第5図(1)のh1に示すよう
に、直流電圧+B2が低下すると、接続点86の電位が低下
するが、ツェナーダイオード88が遮断状態にあるので、
単安定マルチバイブレータは、安定状態に戻ることこと
なく不安定状態を維持する。
その後、直流電圧+B2が上昇して定格電圧に戻ると
(第5図(1)のh2)、コンデンサ82が充電を開始し、
接続点86の電位がツェナーダイオード88のツェナー電圧
を超え、ツェナーダイオード88がブレークダウンする
(第5図(4)のu2)。これによって、トランジスタ78
のベース電位が上昇して、トランジスタ78が導通する
(第5図(5)のs2)。また、トランジスタ74のベース
電位低下して、トランジスタ74が遮断する(第5図
(6)のw2)。したがって、直流電圧+B2が上昇して電
圧VS1を超えた後に、トランジスタ74のコレクタには、
ローレベルからハイレベルとなる1ショットのパルスの
後縁w2が出力される。
したがって、直流電圧+B2の低下中に1ショットのパ
ルスの前縁w1および後縁w2が出力されることはない。
したがって、電圧VS1をマイクロコンピュータ21の動
作保証電圧に調整しておけば、マイクロコンピュータ2
の誤動作を防止することができる。
なお、本発明の他の実施例として、ブリーダー抵抗9
0,92,94,96を省略して実施するようにしてもよい。
また、トランジスタ74,78に代えてFET等の他のスイッ
チングデバイスを用いて実施するようにしてもよい。
さらに、上述の実施例ではトリガ信号によってコンデ
ンサに充電されていた電荷を放電し、不安定状態中に充
電するようにしているが、トリガ信号によって放電して
いたコンデンサに電荷を充電し、不安定状態中に放電す
るように構成してもよい。この場合には、トランジスタ
74,78をNPNからPNPへ、+B2とアースを逆に、ダイオー
ド98、ツェナーダイオード88をそれぞれ逆向きに接続す
ればよい。
また、単安定マルチバイブレータ16に代えて、通常の
単安定マルチバイブレータを用いるようにしてもよい
が、単安定マルチバイブレータ16の方が望ましいもので
ある。
−リセットパルス発生回路10− リセットパルス発生回路10は、トランジスタ62と、コ
ンデンサ64と、ダイオード66と、抵抗68,70とを備え
る。単安定マルチバイブレータ16からの出力は、コンデ
ンサ64、抵抗68,70を介して、トランジスタ62のベース
に与えられる。トランジスタ62のエミッタは、接地され
る。トランジスタ62のコレクタは、マイクロコンピュー
タ2のリセット端子RESETに接続される。コンデンサ64
および抵抗68間と接地との間には、ダイオード66が逆方
向に接続される。
−リセット回路の動作− このようなリセット回路1において、バックアップ電
源8が充電していない場合においては、電力付勢されて
いないので、マイクロコンピュータ2は全く動作してい
ない。バックアップ電源8が充電していない場合は、長
期間使用していない場合等に生じる。この場合に、電源
スイッチ20を導通させたときには、第6図(1),
(2)に示すように電源回路6の検出出力(第6図
(1)のα)、出力電圧(第6図(1)のo1)が上昇
する。また、バックアップ電源8の出力電圧は、第6図
(3)のp1に示すように上昇し、マイクロコンピュータ
2が電力付勢される。
このとき、電源回路6の出力電圧(ラインl1)よりも
早く電源回路6の検出電圧(ラインl2)が上昇するの
で、単安定マルチバブレータ16のダイオード98は、遮断
している。また、電源回路6の出力電圧が上昇してツェ
ナーダイオード88がブレークダウンし、トランジスタ74
が遮断する。したがって、単安定マルチバブレータ16の
トランジスタ74から、第6図(4)のw1に示すように、
ローレベルからハイレベルとなる1ショットパルスの後
縁w1が出力される。
リセットパルス発生回路10においては、単安定マルチ
バイブレータ16の出力がハイルベルになると、ダイオー
ド66の両端間電圧が第6図(5)のr1に示すように急上
昇して徐々に下降する。したがって、トランジスタ62
は、ダイオード66の両端間電圧の下降中ベース電圧が0.
6Vになるまで導通し、ベース電圧が0.6V以下になって遮
断する。したがって、リセットパルス発生回路10からマ
イクロコンピュータ2のリセット端子RESETに、第6図
(6)のu1に示すように、リセットパルスの後縁u1が出
力される。なお、第6図(6)に示すヒゲu0は、バック
アップ電源8の出力電圧の上昇中にトランジスタ62が遮
断しているために生じるものである。
マイクロコンピュータ2は、バックアップ電源8から
の電力付勢によって、クロック信号の発振を開始する
(第6図(7)の)。次いで、リセットパルスの立ち
上がり(第6図(6)のu1)に応答して、通常モードに
入る(第6図(7)の)。
バックアップ電源8が充電している場合に、交流電源
4に時間Tを超える瞬断が生じたときには、第6図
(1)のαに示すように電源回路6の検出電圧が一時
的に低下し、VS2以下になる。また、第6図(3)のo2
に示すように電源回路6の出力電圧が一時的に低下し、
VS1以下になる。単安定マルチバブレータ16は、検出電
圧がVS2以下になると、第6図(4)に示すように1シ
ョットパルスの前縁w2を出力し、出力電圧がVS1以上に
なると1ショットパルスの後縁w3を出力する。
マイクロコンピュータ2は、1ショットパルスの前縁
w2に応答してバックアップ処理を開始し(第6図(7)
の)、時間t経過後にバックアップ処理を終了し、バ
ックアップモードに入る(第6図(7)の)。
リセットパルス発生回路10において、単安定マルチバ
ブレータ16の出力がハイレベルからローレベルになると
(第6図(4)のw2)、ダイオード66の両端間電圧が第
6図(5)のr2に示すように負方向に引っ張られる。し
たがって、トランジスタ62は、導通するのが阻止された
ままで、遮断している。これによって、トランジスタ62
の出力、すなわち、マイクロコンピュータ2のリセット
端子RESETは、第6図(6)に示すように、ハイレベル
のままである。
単安定マルチバブレータ16の出力がローレベルからハ
イレベルになると(第6図(4)のw3)、リセットパル
ス発生回路10のダイオード66の両端間電圧が第6図
(5)のr3に示すように急上昇し、トランジスタ62が導
通する。したがって、リセットパルス発生回路10からリ
セットパルスの前縁(第6図(6)のu2)が出力され
る。これによって、マイクロコンピュータ2は、クロッ
ク信号の発振を開始しする(第6図(7)の)。
その後、リセットパルス発生回路10のダイオード66の
両端間電圧は、第6図(5)のr3に示すように徐々低下
する。これにより、トランジスタ62のベース電位が低下
し、トランジスタ62が遮断する。したがって、リセット
パルス発生回路10からリセットパルスの後縁が出力され
る(第6図(6)のu3)。これによって、マイクロコン
ピュータ2は、通常モードに入る(第6図(7)の
)。
したがって、交流電源4に時間Tを超える瞬断が生じ
ても、自動的に通常モードに復帰することができる。
通常モードにおいてバックアップ電源8が充電してい
る場合に、交流電源4に時間Tより短い瞬断が生じたと
きには、第6図(1)のαに示すように電源回路6の
検出電圧が一時的に低下して、トリガパルススレッショ
ルドレベルVS2以下になる。このとき、第6図(2)のo
3に示すように電源回路6の出力は、一時的に低下する
が、動作レベルVS1以下になることはない。
単安定マルチバブレータ16は、第6図(4)に示すよ
うに、パルス幅Tの1ショットのパルスの前縁w4および
後縁w5を出力する。マイクロコンピュータ2は、リセッ
ト回路1ショットパルスの前縁w4に応答してバックアッ
プ処理を開始し(第6図(7)の)、時間t経過後に
バックアップ処理を終了し、バックアップモードに入る
(第6図(7)の)。リセットパルス発生回路10にお
いて、単安定マルチバブレータ16の出力がハイレベルか
らローレベルになると(第6図(4)のw4)、ダイオー
ド66の両端間電圧が第6図(5)のr4に示すように負方
向に引っ張られる。したがって、トランジスタ62は、導
通するのが阻止されたままで、遮断している。これによ
って、トランジスタ62の出力、すなわち、マイクロコン
ピュータ2のリセット端子RESETは、第6図(6)に示
すように、ハイレベルのままである。
単安定マルチバブレータ16の出力がローレベルからハ
イレベルになると(第6図(4)のw5)、リセットパル
ス発生回路10のダイオード66の両端間電圧が第6図
(5)のr5に示すように急上昇し、トランジスタ62が導
通する。したがって、リセットパルス発生回路10からリ
セットパルスの前縁(第6図(6)のu4)が出力され
る。これによって、マイクロコンピュータ2は、クロッ
ク信号の発振を開始する(第6図(7)の)。
その後、リセットパルス発生回路10のダイオード66の
両端間電圧は、第6図(5)のr5に示すように徐々低下
する。これにより、、トランジスタ62のベース電位が低
下し、トランジスタ62が遮断する。したがって、リセッ
トパルス発生回路10からリセットパルスの後縁が出力さ
れる(第6図(6)のu5)。これによって、マイクロコ
ンピュータ2は、通常モードに入る(第6図(7)の
)。
したがって、交流電源4に時間Tより短い瞬断が生じ
ても、時間tよりも長い時間T、1ショットのパルスが
出力される。これによって、時間tよりも長い時間Tが
経過するまでリセットパルスは出力されない。したがっ
て、バックアップ準備中にリセットパルスが出力され
ず、メモリ内容が失われることがない。また、自動的に
通常モードに復帰することができる。
通常モードでバックアップ電源8が充電している場合
に、電源スイッチ20を遮断したときには、電源回路6の
検出電圧は、第6図(1)のαに示すように低下す
る。また、電源回路6の出力電圧は、第6図(2)のo4
に示すように低下する。単安定マルチバブレータ16にお
いては、電源回路6の検出電圧がVS2以下に低下する
と、ダイオード98が導通し、トランジスタ74が導通す
る。したがって、単安定マルチバブレータ16から1ショ
ットパルスの前縁が出力される(第6図(4)のw6)。
なお、電源回路6の出力電圧がVS1以下になるとツェナ
ーダイオード88が遮断し、遮断している間に単安定マル
チバイブレータ16から1ショットパルスの後縁が出力さ
れることはない。
マイクロコンピュータ2は、リセット回路1ショット
パルスの前縁w6に応答してバックアップ処理を開始し
(第6図(7)の)、時間t経過後にバックアップ処
理を終了し、バックアップモードに入る(第6図(7)
の)。
リセットパルス発生回路10において、単安定マルチバ
ブレータ16の出力がハイレベルからローレベルになると
(第6図(4)のw6)、ダイオード66の両端間電圧が第
6図(5)のr6に示すように負方向に引っ張られる。し
たがって、トランジスタ62は、導通するのが阻止された
ままで、遮断している。これによって、トランジスタ62
の出力、すなわち、マイクロコンピュータ2のリセット
端子RESETは、第6図(6)に示すように、ハイレベル
のままである。したがって、電源スイッチ20が遮断され
ている間にマイクロコンピュータ2が通常モードに戻さ
れることはない。
バックアップモードにおいて、バックアップ電源8が
充電している場合に、電源スイッチ20を導通させたとき
には、第6図(1)のαに示すように電源回路6の検
出電圧が上昇する。また、第6図(2)のo5に示すよう
に電源回路6の出力電圧が上昇する。
単安定マルチバブレータ16においては、電源回路6の
検出電圧がVS2を超えると、ツェナーダイオード88がブ
レークダウンし、トランジスタ74が遮断する。したがっ
て、単安定マルチバブレータ16から1ショットパルスの
後縁が出力される(第6図(4)のw7)。単安定マルチ
バブレータ16の出力がローレベルからハイレベルになる
と(第6図(4)のw7)、リセットパルス発生回路10の
ダイオード66の両端間電圧が第6図(5)のr7に示すよ
うに急上昇し、トランジスタ62が導通する。したがっ
て、リセットパルス発生回路10からリセットパルスの前
縁(第6図(6)のu6)が出力される。これによって、
マイクロコンピュータ2は、クロック信号の発振を開始
する(第6図(7)の)。
その後、リセットパルス発生回路10のダイオード66の
両端間電圧が第6図(5)のr7に示すように徐々低下す
ると、トランジスタ62のベース電位が低下し、トランジ
スタ62が遮断する。したがって、リセットパルス発生回
路10からリセットパルスの後縁が出力される(第6図
(6)のu7)。これによって、マイクロコンピュータ2
は、通常モードに入る(第6図(7)の)。
したがって、電源スイッチ20を遮断後導通させた場合
においても、自動的に通常モードに復帰することができ
る。
なお、瞬断が短時間の間に連続し、第3図(2)の
β,γ,εのようなトリガが生じた場合でも、最新の瞬
断(トリガε)から時間T経過後に1ショットのパルス
の後縁が出力される。したがって、バックアップモード
からの復帰が確実に行なわれる。
[発明の効果] 以上のように本発明によれば、請求項(1)のマイク
ロコンピュータのリセット回路においては、単安定回路
は、瞬断に応じて1ショットのパルスを出力する。この
1ショットのパルスは、マイクロコンピュータのバック
アップ検出端子に与えられるので、1ショットのパルス
の期間中は、マイクロコンピュータはバックアップ状態
となる。そして、パルス発生回路は、単安定回路から出
力された1ショットのパルスの後縁に応答してリセット
パルスを出力する。したがって、バックアップ検出端子
とリセット端子が確実に連動して動作する。
したがって、マイクロコンピュータは、メモリが初期
化されることがなくバックアップモードに移行すること
ができ、また、瞬断から復帰した場合に確実にバックア
ップモードから通常モードに復帰することができる。
請求項(2)のリセット回路においては、1ショット
のパルスのパルス幅がバックアップモードに入るのに要
する時間よりも長くなるように構成されている。
したがって、電源瞬断においても、バックアップモー
ドへの移行準備中に、リセットパルスが出力されること
がなく、メモリの内容が消去されずにバックアップモー
ドに移ることができる。
請求項(3)および(5)のマイクロコンピュータの
リセット回路においては、単安定マルチバイブレータ
が、トリガ信号が時定数よりも短い間隔で複数入力され
た場合おいては、ダイオードは、トリガ信号が入力され
るごとにコンデンサに充電されている電荷を放電する。
したがって、瞬断が連続して生じた場合でも、最新の
瞬断から時間T経過後の1ショットのパルスの後縁を出
力することができる。これによって、瞬断が生じた場合
でも、メモリが初期化されることなくバックアップモー
ドに移行することができ、また、瞬断から復帰した場合
に確実にバックアップモードから通常モードに復帰する
ことができ、しかも、通常モードからバックアップモー
ドに移る場合に時間がかかる場合においてもバックアッ
プモードに入るまでの処理を確実に行なうことができ
る。
請求項(4)のマイクロコンピュータのリセット回路
においては、単安定マルチバイブレータが、直流電圧が
低下して予め定められた所定の電圧未満になった場合に
は、ツェナーダイオードは、直流電圧の低下中にはトリ
ガ信号の有無に拘らず遮断状態を保持し続ける。また、
直流電圧が上昇して予め定められた所定の電圧を超えた
場合には、ツェナーダイオードは、直流電圧の上昇後ブ
レークダウンする。
したがって、直流電圧の低下中に1ショットのパルス
の前縁および後縁が出力されることはない。これによっ
て、直流電圧の低下中にリセットパルスが出力されるこ
とがなく、マイクロコンピュータの誤動作が防止され
る。
【図面の簡単な説明】
第1図は本発明の一実施例の回路図、第2図はマイクロ
コンピュータのROMに記憶されているプログラムの一部
を示すフローチャート、第3図はトリガ信号が入力され
た場合の単安定マルチバイブレータ16の動作を説明する
ための波形図、第4図および第5図は直流電源が低下し
た場合の単安定マルチバイブレータ16の動作を説明する
ための波形図、第6図はそのタイミングチャート、第7
図は従来の実施例の回路図、第8図はそのタイミングチ
ャートである。 1……リセット回路 2……マイクロコンピュータ 4……交流電源 6……電源回路 8……バックアップ電源 10……リセットパルス発生回路 16……単安定マルチバイブレータ 72,76……負荷抵抗 74,78……トランジスタ 80……抵抗 82……コンデンサ 86……接続点 88……ツェナーダイオード 98……ダイオード 99……トリガ入力端子 POFF……バックアップ検出端子 RESET……リセット端子

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】リセット端子およびバックアップ検出端子
    を有し、バックアップ検出端子が所定のレベル以上のま
    まであるときには通常モードで動作し、所定のレベル以
    下になったときにはバックアップモードで動作するマイ
    クロコンピュータであって、通常モードにおいてリセッ
    ト端子にリセットパルスが入力されるとメモリ内容を消
    去して起動し、バックアップモードにおいてリセットパ
    ルスが入力されると保持されていたメモリ内容で起動す
    るマイクロコンピュータのためのリセット回路であっ
    て、 直流電源の出力変動をみて、出力電圧が低下した後上昇
    した場合に1ショットのパルスをバックアップ検出端子
    に出力する単安定マルチバイブレータと、 単安定マルチバイブレータから出力された1ショットの
    パルスの後縁に応答して、リセットパルスをリセット端
    子に出力するリセットパルス発生回路と、 を含むことを特徴とするマイクロコンピュータのリセッ
    ト回路。
  2. 【請求項2】請求項(1)のリセット回路において、 単安定マルチバイブレータの出力する1ショットのパル
    スのパルス幅は、 バックアップ検出端子が所定のレベル以下になってから
    バックアップモードに入るまでに要する時間よりも長い
    ものであること、 を特徴とするマイクロコンピュータのリセット回路。
  3. 【請求項3】前記単安定マルチバイブレータは、 負荷抵抗を介して直流電源からの直流電圧が印加される
    一対の第1および第2のスイッチングデバイスと、 第1のスイッチングデバイスに接続された負荷に並列に
    接続され、時定数を定める抵抗およびコンデンサからな
    る直列回路と、 一端が前記抵抗およびコンデンサの共通の接続点に接続
    され、他端に直流電源からトリガ信号が入力されるダイ
    オードとを備え、 前記共通の接続点からの出力を第2のスイッチングデバ
    イスの制御端子に与えるとともに、第2のスイッチング
    デバイスの出力を第1のスイッチングデバイスの制御端
    子に正帰還し、第1のスイッチングデバイスから1ショ
    ットのパルスを出力することを特徴とする請求項(1)
    のマイクロコンピュータのリセット回路。
  4. 【請求項4】前記単安定マルチバイブレータは、 前記共通の接続点と前記第2のスイッチングデバイスの
    制御端子との間に接続され、前記直流電源からの直流電
    圧が予め定められた電圧以上である場合にブレークダウ
    ンするツェナーダイオードを備えることを特徴とする請
    求項(2)のマイクロコンピュータのリセット回路。
  5. 【請求項5】前記単安定マルチバイブレータは、 トリガ入力端子を有し、コンデンサの充電時間または放
    電時間によって出力される1ショットのパルスのパルス
    幅が決定される単安定マルチバイブレータにおいて、 安定または不安定状態に拘らずトリガ信号入力によっ
    て、コンデンサを強制的に充電または放電するようにし
    たことを特徴とする請求項(1)のマイクロコンピュー
    タのリセット回路。
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